JPH023962A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路に関するもので、特にバイポー
ラトランジスタとユニポーラトランジスタとが同−半導
体基体上に構成されたいわゆる旧−ＭＯ３複合集積回路
に関するものである。

（従来の技術） Ｂｉ−ＭＯＳ集積回路はＭＯＳ　　Ｉ−ランジスタによ
る論理部とバイポーラトランジスタによるアナログ回路
部とからなり、従来はこのＭＯＳ　　Ｉ−ランジスタと
バイポーラトランジスタはそれぞれ異なる領域に形成さ
れていた。第５図はこの従来のＢ１−ＭＯＳ集積回路の
断面構造図の一例を示すものである。このＢｉ−ＭＯＳ
集積回路の構造はｐ型半導体基板５１の上に、エピタキ
シャル層が形成され、このエピタキシャル層にはそれぞ
れ別々のｎ゛型埋込み層５２を介してｎ型ウェル５３を
設け、一方のｎ型ウェル５３にはｐ型不純物傾城５４を
ベース領域、ｎ型不純物領域５５をエミッタ領域とする
ｎｐｎ型のバイポーラトランジスタが構成されており、
他方のｎ型ウェル層５３にはｐ゛型領領域５６５７をそ
れぞれソース・ドレイン領域とするｐチャネルＭＯＳ　
　）ランジスタが形成されており、又、それぞれ別のｐ
゛型埋込み層５９を介してｐ型ウェル６０を設け、一方
のウェル６０にｎ°型領領域６１６２を設け、これをソ
ース・ドレイン領域とするｎチャンネルＭＯＳ　　）ラ
ンジスタを構成する。又他方のウェル６０にはｎ型不純
物領域６３をベース領域とし、ｐ゛゛不純物領域６４を
エミッタ領域とするＰＮＰ型のバイポーラトランジスタ
がそれぞれ構成されている。

しかしながら、このような構成のＢ　ｉ　−ＭＯＳ集積
回路は、バイポーラトランジスタ部とＭＯＳ　）ランジ
スタ部が別々の領域に形成されているため集積度の高い
集積回路を実現することが困難であった。

そこで、特開昭６２−１７４９６５号公報に開示されて
いるように、バイポーラトランジスタを構成するベース
領域とＭＯＳ　）ランジスタを構成するドレイン領域と
を同一の不純物領域で構成することによって、より集積
度の高い旧−ＭＯＳ集積回路が提案されている。このよ
うな構成では、バイポーラトランジスタのベース領域と
、ＭＯＳトランジスタのドレイン領域とを同一の不純物
領域によって形成しているため、バイポーラトランジス
タのベース領域の不純物濃度を十分に低くすることがで
きない。このため結果的にバイポーラトランジスタの電
流増幅率を下げることになり、第５図に示す旧−ＭＯＳ
集積回路よりも集積度は改善されるが高速動作には適さ
ないという欠点があった。

第６図は上記特開昭６２−１７４９６５号公報に示され
た実施例の集積回路の断面構造を示す図である。

即ち、ｐ型半導体基板７１の上にｎ＋型埋め込み層７２
を介して設けられたｎ型ウェル７３内にｎｐｎ）ランジ
スタ及びこれを駆動するためのｐチャネルＭＯＳトラン
ジスタが形成されている。第６図に示す例では、ベース
領域の不純物濃度を下げるためにｎｐｎ　）ランジスタ
のベース領域は能動領域である低濃度ｐ型不純物領域７
４と電気的接続を図るための高濃度ｐ゛型碩域７５とか
ら成り、ｐチャネルＭＯＳ　）ランジスタはこの高濃度
ｐ゛型領領域５を共用するドレイン領域とゲート電極７
６及び他の高濃度ｐ°型領領域７とから構成されている
。

（発明が解決しようとする諜Ｍ） しかしながら、特開昭６２−１７４９６５号公報に開示
されたＢ１−ＭＯＳ集積回路では、バイポーラトランジ
スタのベースが常にＭＯＳ　Ｉ−ランジスタのドレイン
と接続されているため構成できる回路が限られる欠点が
ある。

更に、バイポーラトランジスタのベース領域の不純物濃
度を下げるためには第６図に示すようにベース領域を低
不純物濃度領域７４と高不純物濃度領域７５から構成し
なければならず、それだけ製造工程が複雑となる欠点が
あった。

本発明の第１の目的は、バイポーラトランジスタとユニ
ポーラトランジスタの領域を共通領域を以って形成する
ことにより集積度を向」二することができるとともにバ
イポーラトランジスタのベース領域の不純物濃度を十分
に低くすることができしかも製造工程が簡単な半導体集
積回路を提供しようとするものである。

本発明の第２の目的は、バイポーラトランジスタの成る
領域とユニポーラトランジスタの成る領域とを同一の不
純物濃度を有する領域を以って構成することによって製
造工程が簡単となり、しかも回路構成上の制約を受けな
いようにした半導体集積回路を提供しようとするもので
ある。

（課題を解決するための手段） 本願の第１番目の発明は、同一半導体基体にバイポーラ
トランジスタとユニポーラトランジスタとが形成されて
なる複合型の半導体集積回路において、前記半導体基体
に形成され、バイポーラトランジスタのコレクタ領域と
して作用する第１導電型の第１の領域と、この第１領域
内に形成され、バイポーラトランジスタのベース領域ま
たはユニポーラトランジスタのチャンネル領域を構成す
る領域として作用する第２導電型の第２の領域と、この
第２領域内に互いに離間して形成され、バイポーラトラ
ンジスタのエミッタ領域またはユニポーラトランジスタ
のソースおよびドレイン領域として作用する少なくとも
２個の第１導電型の第３領域と、これらの第３領域の間
に介在するチャンネル領域の上方に絶縁膜を介して設け
られたゲート電極とを具えることを特徴とするものであ
る。

又、本願の第２番目の発明は、同一半導体基体にバイポ
ーラトランジスタとユニポーラトランジスタとが形成さ
れてなる複合型の半導体集積回路において、前記半導体
基体に形成され、バイポーラトランジスタのコレクタ領
域として作用する第１導電型の第１の領域と、この第１
領域内に形成され、バイポーラトランジスタのベース領
域として作用する第２導電型の第２の領域と、この第２
領域内に形成され、バイポーラトランジスタのエミッタ
領域として作用する第１導電型の第３の領域と、前記半
導体基体内に形成され、ユニポーラトランジスタのチャ
ンネル領域を構成する第２導電型の第４の領域と、この
第４領域に、チャンネル領域を介して対向するうよに形
成され、ユニポーラトランジスタのソースおよびドレイ
ン領域として作用する少なくとも２個の第１導電型の第
５領域と、チャンネル領域上に絶縁膜を介して形成され
たゲート電極とを具え、前記バイポーラトランジスタの
エミッタ領域を構成する第３領域と前記ユニポーラトラ
ンジスタのソースおよびドレイン領域として作用する第
５領域を、同じ不純物濃度を有するように同時に形成さ
れた領域を以って構成したことを特徴とするものである
。

（作　用） 上記第１番目の発明によるとバイポーラトランジスタの
複数のエミッタ領域がそれぞれＭＯＳトランジスタのソ
ース・ドレイン領域を構成しているため、集積度を大幅
に向上することができるとともにバイポーラトランジス
タのベース領域の不純物濃度を十分に低くすることが可
能であり、従って電流増幅率を上げ高速動作に適した集
積回路を作ることができる。

また本願の第２番目の発明によると、バイポーラトラン
ジスタを構成するエミッタ領域とＭＯＳトランジスタを
構成するソース・ドレイン領域とが同一の不純物濃度を
有する領域から成るため、これらの領域は同時に形成で
きるため、従来に比して少ない製造工程でＢ１−ＭＯＳ
集積回路を構成することができる。勿論、この場合にも
バイポーラトランジスタのベース領域はＭＯＳトランジ
スタとは別個に造られているため、その不純物濃度を十
分に低くすることができる。

（実施例） 次に本発明について図面を参照して説明する。

第１図は第１の発明の一実施例の縦断面図である。ｐ型
半導体基板１上にｎ型エピタキシャル層３を形成する際
ｎ゛型埋込み層２を設けてｎ型ウェル３ａを形成し、こ
のウェル内に、ｎｐｎトランジスタとＭＯＳ　　Ｉ−ラ
ンジスタとが混在して構成されている。即ち、バイポー
ラトランジスタのコレクタ領域となるｎ型ウェル３ａの
表面にベース領域となる低濃度ｐ型不純物領域４を設け
、その中に２つの高濃度ｎ゛゛不純物領域５および６が
設けられている。この２つのｎ・型領域の少なくとも一
方がエミッタ領域となり、ベース領域４とコレクタ領域
３と共にｎｐｎ型バイポーラトランジスタを構成する。

又上記ｎ°領領域および６は同時にＭＯＳ　　）ランジ
スタのソースおよびドレイン領域になる。これらの２つ
のｎ″領域５および６に挟まれたチャンネル領域の上方
には、例えば、ＳｉＯ□から成る絶縁酸化膜７を形成し
、さらにその上にポリシリコンや高融点金属より成るゲ
ート電極８を形成してｎチャネルＭＯＳ　）ランジスタ
を構成している。

なおベース領域４とオーミック接続を図るためにｐ型不
純物領域４の表面には更にｐ゛型領領域９ａ設けられて
おり、又、コレクタ領域３ａとオーミック接続を図るた
めに、ｎ型ウェル３ａの表面にｎ゛型領領域９ｂ設けら
れている。

上述したように本発明においては、１個のウェル３ａ内
にバイポーラトランジスタとユニポーラトランジスタが
形成されており、しかもバイポーラトランジスタのエミ
ッタ領域５および６はユニポーラトランジスタのドレイ
ンおよびソース領域と共通となっているため集積度は著
しく向上することになる。この場合、バイポーラトラン
ジスタまたはユニポーラトランジスタは単独として用い
ることができるとともにマルチエミッタのバイポーラト
ランジスタのエミッタ間にユニポーラトランジスタのソ
ース・ドレイン通路を接続した複合回路として用いるこ
ともでき用途に応じて選択すればよい。

第２図は第２発明の一実施例の断面構造を示す図である
。ｐ型半導体基板１０上にｎ型エピタキシャル層１３が
形成され、このエピタキシャル層にはｎ゛型埋込み層１
１ａ、　ｌｌｂおよびＰ゛゛分離領域１２を介して、ｎ
型ウェル１３ａ、　１３ｂが設けられている。一方のウ
ェルは、バイポーラトランジスタのコレクタ領域を構成
するもので、その中にベース領域を構成する低濃度ｐ型
不純物領域１５を形成し、更にその上にエミッタ領域１
７を構成するｎ゛゛不純物領域を形成し、ｎｐｎ型バイ
ポーラトランジスタが構成されている。又前記低濃度ｐ
型不純物領域１５には更にｐ“型領域１８を設け、又、
ウェル１３ａの表面にはｎ“領域１９を設けることによ
ってそれぞれベース領域、コレクタ領域とのオーミック
接続を図っている。

他方のウェル１３ｂ内には、ｎチャンネルＭＯＳトラン
ジスタを形成する。すなわちウェル１３ｂ内にはｐ型不
純物領域１６を設け、その上に２つのｎ１型領域２０．
２１を設け、それぞれソース・ドレイン領域を構成して
いる。これらの２つのｎ゛゛頭域の上には例えば酸化シ
リコンＳｉＯ□から成る絶縁酸化膜２２を介してゲート
電極２３が設けらてれており、前記ソース・ドレイン領
域と共にｎチャネルＭＯＳ　　）ランジスタを構成して
いる。

このような構造のＢ１−ＭＯＳ集積回路では、集積度に
おいては、第１発明のものに劣るが、バイポーラトラン
ジスタを構成するエミッタ領域１７とＭＯＳ　　トラン
ジスタを構成するソース・ドレイン領域２１．２２とが
同時に形成できるため、製造工程が簡単となる。また、
ベース領域１５は独立して形成されているため、不純物
濃度は自由にコントロールすることができ、高速作動が
可能である。

第３図は本発明の半導体集積回路によって実現するのに
好適な電子回路の一例の構成を示すものである。第１お
よび第２のｎｐｎ型バイポーラトランジスタＴ、および
Ｔ２と１個のＭＯＳ　）ランジスタＴ３とを具えている
。第１および第２のトランジスタＴ、およびＴ２のベー
スを共通に接続するとともにその接続点を第２トランジ
スタＴ２のコレクタに接続する。第１および第２トラン
ジスタＴ、およびＴ２のコレクタはそれぞれ端子Ａおよ
びＢに接続する。ＭＯＳトランジスタＴ３のソースは第
１トランジスタのエミッタに接続し、ドレインは第２ト
ランジスタＴ２のエミッタに接続する。また、トランジ
スタＴ２のエミッタとＭＯＳトランジスタＴ３のドレイ
ンの接続点を接地するとともにＭＯＳ　　）ランジスタ
Ｔ、のゲートは端子Ｃに接続する。

第４図は第３図に示した電子回路を実現する本発明の半
導体集積回路の一例の構成を示すもので、上述した第１
の発明と第２の発明の両方を適用したものである。ｐ型
半導体基板３１の上にｎ型エピタキシャル層３２を形成
するとともにこのエピタキシャル層にはｎ“型埋設Ｎ３
３ａ、　３３ｂ、　３３ｃおよびｐ°°分離領域３４に
よって区画された第１〜第３のｎ型ウェル３５ａ、　３
５ｂ、　３５ｃを形成する。第１のｎ型ウェル３５ａ内
には第１バイポーラトランジスタＴ１を形成する。この
ためにウェル３５ａの表面にはｐ型ベース領域３６ａを
形成するとともにｎ゛型エミンタ領域３７ａを形成する
。また、コレクタおよびベースに対する接点領域３８ａ
および３９ａを形成する。第２のｎ型ウェル３５ｂには
第２のバイポーラトランジスタＴ２を形成する。ずなわ
らウェル３５ｂの表面にもｐ型ベース領域３６ｂを形成
し、その中にｎ゛゛エミッタ領域３７ｂを形成する。ま
た、コレクタおよびベースに対する接点領域３８ｂおよ
び３９ｂを形成する。第３のｎ型ウェル３５ｃにはｐ型
頭域４０を形成するとともにその内部に２個のｎ゛型領
領域４１よび４２を形成する。これらのｎ゛型領領域４
１よび４２の間に形成されるチャンネル領域の上方には
ゲート絶縁層４３を介してゲート電極４４を形成する。

また、ｐ型頭域４０に対する接点領域４５とｎ型ウェル
に対する接点領域４６を形成するが、第３図に示す回路
を実現するためにはこれらの接点領域４５．４６にはリ
ード線は接続する必要はない。第４図に示すように第１
トランジスタＴのコレクタとして作用する第１のウェル
３５ａのｎ゛゛接点領域３８ａは端子Ａに接続し、ｐ型
ベース領域３６ａに対する接点領域３９ａ、第２トラン
ジスタＴ２のコレクタとして作用する第２のｎ型ウェル
３５ｂに対するｎ゛型摺接点領域３８ｂこのウェル内に
形成したｐ型ゲート領域３６ｂに対する接点領域３９ｂ
は共通に接続するとともに端子Ｂに接続する。

また、第１のｎ型ウェル３５ａ内に形成したｎ゛゛エミ
ッタ領域３７ａは第３のｎ型ウェル３５ｃに形成したＭ
ＯＳトランジスタＴ１のソース領域として作用する一方
のｎ°型領領域４２接続する。また、第２のウェル３５
ｂ内に形成した第２トランジスタＴ２のｎ゛゛エミッタ
領域３７ｂをウェル３５ｃ内に形成した第２のｎ０型領
域（ＭＯＳトランジスタＴ３のドレイン）４１に接続す
るとともに接地する。また、ゲート電極４４は端子Ｃに
接続する。上述したように本発明では、各ウェル３５ａ
〜３５ｃのｎ゛型領領域３７ａ　３７ｂ、　４１．４２
は同一不純物濃度を有する領域で構成されており、同一
の工程で製造することができる。

（発明の効果） 以上説明した通り、第１発明によればバイポーラトラン
ジスタとＭＯＳ　トランジスタとが同一ウェル内に形成
されており、バイポーラトランジスタを構成するエミッ
タ領域とＭＯＳトランジスタを構成するドレイン領域と
が同一の領域で構成されているため従来のＢｉ−ＭＯ３
複合集積回路に比してより一層集積度の向上を図ること
ができると共に、バイポーラトランジスタのベース領域
はＭＯＳ　ｌ−ランジスタのソース・ドレイン領域の不
純物濃度に左右されることなく独立して設けられている
ためベース領域の不純物濃度を自由にコントロールする
ことが可能であり、高速作動の集積回路を実現すること
ができる。

又、第２発明によれば、先に述べた通り集積度は第１発
明に劣るが、従来のものより一層少ない工程で、高速作
動が可能なり１−ＭＯＳ　′Ｉ４ｉ合集積回路を実現す
ることができる。

なお、実施例で示した回路を基本回路としてインバータ
回路や、ＮＡＮＤ機能、ＮＯＲ機能等を有する多くの論
理回路を容易に構成することが可能である。

【図面の簡単な説明】

第１図は第１発明による半導体集積回路の構造を示す断
面図、 第２図は第２発明による半導体集積回路の構造を示す断
面図、 第３図は、本発明の半導体集積回路により実施するのに
好適な電子回路の一実施例の回路図、第４図はこれに対
応する本発明の集積回路の断面図、 第５図及び第６図は従来のＢｉ−ＭＯ３複合回路の断面
構造図である。 １．１０・・・ｐ型基板 ２、　ｌｌａ、　Ｉｌｂ　・＝　ｎ　”型埋め込み層３
．１３・・・ｎ型エピタキシャル層 ３ａ、　１３ａ、　１３ｂ−・−ｎ型ウェル４．１５・
・・低濃度ｐ型不純物領域（ベース領域）５．６．・・
・高濃度ｎ°型不純物領域（エミッタ領域、ソース、ド
レイン領域） ７．２２・・・シリコン酸化膜 ８．２３・・・ゲート電極 １７・・・ｎ＋型領領域エミッタ領域）２０、２１・・
・ｎ゛型領領域ソース、ドレイン領域）特許出願人　　
川崎製鉄株式会社

Claims (2)

【特許請求の範囲】
1. １．同一半導体基体にバイポーラトランジスタとユニポ
   ーラトランジスタとが形成されてなる複合型の半導体集
   積回路において、前記半導体基体に形成され、バイポー
   ラトランジスタのコレクタ領域として作用する第１導電
   型の第１の領域と、この第１領域内に形成され、バイポ
   ーラトランジスタのベース領域またはユニポーラトラン
   ジスタのチャンネル領域を構成する領域として作用する
   第２導電型の第２の領域と、この第２領域内に互いに離
   間して形成され、バイポーラトランジスタのエミッタ領
   域またはユニポーラトランジスタのソースおよびドレイ
   ン領域として作用する少なくとも２個の第１導電型の第
   ３領域と、これらの第３領域の間に介在するチャンネル
   領域の上方に絶縁膜を介して設けられたゲート電極とを
   具えることを特徴とする半導体集積回路。
2. ２．同一半導体基体にバイポーラトランジスタとユニポ
   ーラトランジスタとが形成されてなる複合型の半導体集
   積回路において、前記半導体基体に形成され、バイポー
   ラトランジスタのコレクタ領域として作用する第１導電
   型の第１の領域と、この第１領域内に形成され、バイポ
   ーラトランジスタのベース領域として作用する第２導電
   型の第２の領域と、この第２領域内に形成され、バイポ
   ーラトランジスタのエミッタ領域として作用する第１導
   電型の第３の領域と、前記半導体基体内に形成され、ユ
   ニポーラトランジスタのチャンネル領域を構成する第２
   導電型の第４の領域と、この第４領域内に、チャンネル
   領域を介して対向するうよに形成され、ユニポーラトラ
   ンジスタのソースおよびドレイン領域として作用する少
   なくとも２個の第１導電型の第５領域と、チャンネル領
   域上に絶縁膜を介して形成されたゲート電極とを具え、
   前記バイポーラトランジスタのエミッタ領域を構成する
   第３領域と前記ユニポーラトランジスタのソースおよび
   ドレイン領域として作用する第５領域を、同じ不純物濃
   度を有するように同時に形成された領域を以って構成し
   たことを特徴とする半導体集積回路。