JPH0770686B2 - 相補形ｍｉｓ半導体集積回路装置 - Google Patents
相補形ｍｉｓ半導体集積回路装置Info
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- JPH0770686B2 JPH0770686B2 JP60131920A JP13192085A JPH0770686B2 JP H0770686 B2 JPH0770686 B2 JP H0770686B2 JP 60131920 A JP60131920 A JP 60131920A JP 13192085 A JP13192085 A JP 13192085A JP H0770686 B2 JPH0770686 B2 JP H0770686B2
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- JP
- Japan
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- groove
- conductivity type
- semiconductor element
- type
- shield plate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、放射線耐性の高い相補形MIS（Metal-Insulat
or-Semiconductor）半導体集積回路に関するものであ
る。
or-Semiconductor）半導体集積回路に関するものであ
る。
従来、この種の半導体集積回路においては、厚いフィー
ルド酸化膜を用いて素子間分離を行なっていた。
ルド酸化膜を用いて素子間分離を行なっていた。
ところが、このような装置に電子線などの放射線が照射
された場合には、放射線照射によって発生する酸化膜中
の電荷や酸化膜−半導体基板の界面準位によってフラッ
トバンド電圧が顕著に変動し、素子間分離の機能が著し
く損なわれ、そのためいわゆるトータル・ドーズ耐量が
低くなるという欠点があった。
された場合には、放射線照射によって発生する酸化膜中
の電荷や酸化膜−半導体基板の界面準位によってフラッ
トバンド電圧が顕著に変動し、素子間分離の機能が著し
く損なわれ、そのためいわゆるトータル・ドーズ耐量が
低くなるという欠点があった。
さらに、宇宙環境下においては、高エネルギーの重粒子
が存在し、その重粒子が半導体集積回路に入射した際に
半導体領域内に多量の電子−正孔対を発生させるが、相
補形MIS半導体集積回路においては、この発生電荷がト
リガとなってラッチアップが生じ、そのため回路機能が
失われたり、素子が破損したりするという問題がある。
が存在し、その重粒子が半導体集積回路に入射した際に
半導体領域内に多量の電子−正孔対を発生させるが、相
補形MIS半導体集積回路においては、この発生電荷がト
リガとなってラッチアップが生じ、そのため回路機能が
失われたり、素子が破損したりするという問題がある。
上記のラッチアップを防止するには、拡散層とウェル間
隔を充分離す必要があり、そのため、ラッチアップ耐性
を高くすると集積密度を大きくすることが困難になり、
従ってラッチアップ耐性が高く、しかも高集積密度の半
導体集積回路を実現することは困難であった。
隔を充分離す必要があり、そのため、ラッチアップ耐性
を高くすると集積密度を大きくすることが困難になり、
従ってラッチアップ耐性が高く、しかも高集積密度の半
導体集積回路を実現することは困難であった。
また、この解決策として低抵抗基板とその上に成長させ
たエピタキシャル層とを利用し、寄生抵抗を低くするこ
とによってラッチアップ耐性を向上させる方法も考えら
れるが、その効果は充分ではなく、またこの方法を用い
たとしても厚いフィールド酸化膜を用いている従来の素
子間分離技術では、トータル・ドーズ耐量は依然として
低いという問題があった。
たエピタキシャル層とを利用し、寄生抵抗を低くするこ
とによってラッチアップ耐性を向上させる方法も考えら
れるが、その効果は充分ではなく、またこの方法を用い
たとしても厚いフィールド酸化膜を用いている従来の素
子間分離技術では、トータル・ドーズ耐量は依然として
低いという問題があった。
本発明は、上記のごとき従来技術の問題点を解決するた
めになされたものであり、トータル・ドーズ耐量とラッ
チアップ耐性との両者を向上させた相補形MIS半導体集
積回路を提供することを目的とするものである。
めになされたものであり、トータル・ドーズ耐量とラッ
チアップ耐性との両者を向上させた相補形MIS半導体集
積回路を提供することを目的とするものである。
上記の目的を達成するため本発明においては、相補形MI
S半導体集積回路装置において、 第１の導電形の第１の半導体素子形成領域上に絶縁膜を
介して設けた第２の導電形の第１のゲート電極と、 前記第１の半導体素子形成領域内の第１の素子分離領域
上に絶縁膜を介して設け、かつ、第１の電圧を印加する
第２の導電形の第１のシールド・プレート電極と、 第２の導電形の第２の半導体素子形成領域上に絶縁膜を
介して設けた第２の導電形の第２のゲート電極と、 前記第２の半導体素子形成領域内の第２の素子分離領域
上に絶縁膜を介して設け、かつ、第２の電圧を印加する
第２の導電形の第２のシールド・プレート電極とを備
え、かつ、 前記第１、第２の少なくとも一方のシールド・プレート
電極は、前記第１、第２の少なくとも一方の素子分離領
域に設けた溝内に、絶縁膜を介して設けた第２の導電形
の溝電極と、前記溝の開口部周辺に設けた第２の導電形
の不純物ドープ領域とを電気的に接続して有することを
特徴とする。
S半導体集積回路装置において、 第１の導電形の第１の半導体素子形成領域上に絶縁膜を
介して設けた第２の導電形の第１のゲート電極と、 前記第１の半導体素子形成領域内の第１の素子分離領域
上に絶縁膜を介して設け、かつ、第１の電圧を印加する
第２の導電形の第１のシールド・プレート電極と、 第２の導電形の第２の半導体素子形成領域上に絶縁膜を
介して設けた第２の導電形の第２のゲート電極と、 前記第２の半導体素子形成領域内の第２の素子分離領域
上に絶縁膜を介して設け、かつ、第２の電圧を印加する
第２の導電形の第２のシールド・プレート電極とを備
え、かつ、 前記第１、第２の少なくとも一方のシールド・プレート
電極は、前記第１、第２の少なくとも一方の素子分離領
域に設けた溝内に、絶縁膜を介して設けた第２の導電形
の溝電極と、前記溝の開口部周辺に設けた第２の導電形
の不純物ドープ領域とを電気的に接続して有することを
特徴とする。
上記のように構成することにより、上記半導体素子形成
領域上の素子分離領域に形成されたMIS構造のシールド
・プレート電極によってトータル・ドーズ耐量が向上す
ると共に、各素子と素子間に形成される寄生トランジス
タとの間が上記の溝で遮られ、寄生トランジスタ間の正
帰還作用が妨げられるため、ラッチアップ耐性を向上さ
せることができる。
領域上の素子分離領域に形成されたMIS構造のシールド
・プレート電極によってトータル・ドーズ耐量が向上す
ると共に、各素子と素子間に形成される寄生トランジス
タとの間が上記の溝で遮られ、寄生トランジスタ間の正
帰還作用が妨げられるため、ラッチアップ耐性を向上さ
せることができる。
また、上記の溝電極と拡散層とが同電位になるため、絶
縁膜の絶縁耐性に起因する問題が防止され、さらに、電
子線等の放射線照射によって絶縁膜内に正電荷が発生
し、この電荷によって溝周囲に反転層が形成された場合
に、この反転層と上記の拡散層とが同電位になるため、
反転層と溝電極とに挟まれた絶縁膜に電位差が生じるこ
とがなく、この部分の絶縁膜の絶縁耐性に起因する問題
も防止されるという効果が得られる。
縁膜の絶縁耐性に起因する問題が防止され、さらに、電
子線等の放射線照射によって絶縁膜内に正電荷が発生
し、この電荷によって溝周囲に反転層が形成された場合
に、この反転層と上記の拡散層とが同電位になるため、
反転層と溝電極とに挟まれた絶縁膜に電位差が生じるこ
とがなく、この部分の絶縁膜の絶縁耐性に起因する問題
も防止されるという効果が得られる。
以下に、図面を用いて詳細に説明する。
第１図は、本発明の第１の実施例の断面図である。
第１図において、１はｐ形シリコンの半導体素子形成領
域、２はｎ形シリコンの半導体素子形成領域、３はゲー
ト酸化膜、４と５はｎ形ポリシリコンのシールド・プレ
ート電極、６と７はｎ形ポリシリコンのゲート電極、８
はシリコン酸化膜、９はｎ形ポリシリコンの溝電極、1
0、11及び12はn+拡散層、13はp+拡散層であり、V1、V2
及びV2′は各々所定の電圧である。
域、２はｎ形シリコンの半導体素子形成領域、３はゲー
ト酸化膜、４と５はｎ形ポリシリコンのシールド・プレ
ート電極、６と７はｎ形ポリシリコンのゲート電極、８
はシリコン酸化膜、９はｎ形ポリシリコンの溝電極、1
0、11及び12はn+拡散層、13はp+拡散層であり、V1、V2
及びV2′は各々所定の電圧である。
第１図に示すように、素子分離領域がｎ形ポリシリコン
で形成されたシールド・プレート電極４及び５を含むMI
S構造によって構成されており、該電極４には所定電圧V
2が印加され、該電極５には所定電圧V1が印加されてい
る。該MIS構造によりｐ形の半導体領域及びｎ形の半導
体領域が反転層を形成するのを防止できるので、酸化膜
３は数100Å以下にまで薄くすることが可能であるた
め、放射線に対するトータル・ドーズ耐量を向上させる
ことができる。
で形成されたシールド・プレート電極４及び５を含むMI
S構造によって構成されており、該電極４には所定電圧V
2が印加され、該電極５には所定電圧V1が印加されてい
る。該MIS構造によりｐ形の半導体領域及びｎ形の半導
体領域が反転層を形成するのを防止できるので、酸化膜
３は数100Å以下にまで薄くすることが可能であるた
め、放射線に対するトータル・ドーズ耐量を向上させる
ことができる。
また、第１図の構成においては、ｎ形シリコンの半導体
素子形成領域２とｐ形シリコンの半導体素子形成領域１
の境界を含むように溝が形成され、該溝の内壁面に絶縁
膜としてシリコン酸化膜８が形成され、さらに、該シリ
コン酸化膜８の内部がｎ形ポリシリコン９で埋め込ま
れ、ｎ形ポリシリコンのシールド・プレート電極５と電
気的に接続され、所定電圧V1が印加されている。この場
合、高エネルギー重粒子照射によるラッチ・アップ問題
については、n+拡散層12、ｐ形シリコンの半導体素子形
成領域１、ｎ形シリコンの半導体素子形成領域２で形成
される寄生の横型npnトランジスタと、p+拡散層13、ｎ
形シリコンの半導体素子形成領域２、ｐ形シリコンの半
導体素子形成領域１で形成される寄生の縦型pnpトラン
ジスタとの間が、上記溝で遮られるため、両トランジス
タの正帰還作用が妨げられ、ラッチ・アップ耐性を向上
させることができる。
素子形成領域２とｐ形シリコンの半導体素子形成領域１
の境界を含むように溝が形成され、該溝の内壁面に絶縁
膜としてシリコン酸化膜８が形成され、さらに、該シリ
コン酸化膜８の内部がｎ形ポリシリコン９で埋め込ま
れ、ｎ形ポリシリコンのシールド・プレート電極５と電
気的に接続され、所定電圧V1が印加されている。この場
合、高エネルギー重粒子照射によるラッチ・アップ問題
については、n+拡散層12、ｐ形シリコンの半導体素子形
成領域１、ｎ形シリコンの半導体素子形成領域２で形成
される寄生の横型npnトランジスタと、p+拡散層13、ｎ
形シリコンの半導体素子形成領域２、ｐ形シリコンの半
導体素子形成領域１で形成される寄生の縦型pnpトラン
ジスタとの間が、上記溝で遮られるため、両トランジス
タの正帰還作用が妨げられ、ラッチ・アップ耐性を向上
させることができる。
さらに、第１図の構成では、ｎ形シリコンの半導体素子
形成領域２内で溝の開口部周辺に形成されたｎ形の拡散
層11と、ｐ形シリコンの半導体素子形成領域１内で溝の
開口部周辺に形成されたｎ形の拡散層10が、溝内面のMI
S構造の溝電極９及びｎ形シリコンの半導体素子形成領
域２上の素子分離領域を構成しているMIS構造のｎ形ポ
リシリコンのシールド・プレート電極５と電気的に接続
され、所定電圧V1が印加されている。本実施例では、n+
拡散層10及び11はイオン注入など特別なプロセスを追加
することなく、ｎ形ポリシリコンで構成される。すなわ
ち、シールド・プレート電極５を形成する前に所定の領
域のゲート酸化膜３の一部を除去しておけば、シールド
・プレート電極５の形成後、例えばソース・ドレイン層
の形成工程に含まれる熱処理工程によってシールド・プ
レート電極５のｎ形ポリシリコンからｎ形不純物が半導
体素子形成領域１及び２に拡散されて形成される。n+拡
散層10及び11を有することにより、n+拡散層10及び11
と、ｎ形の半導体素子形成領域２及び溝電極９が同電位
になるため、溝電極９とn+拡散層10に挟まれた酸化膜８
及び溝電極９とｎ形シリコン領域２及びn+拡散層11に挟
まれた酸化膜８には電圧差が生じないため、この部分の
酸化膜の絶縁耐性に起因する問題が防止される。また、
電子線などの放射線照射によって酸化膜８内に正電荷が
発生するが、この電荷によって、ｐ形の半導体素子形成
領域１の溝周囲に反転層が形成された場合には、この反
転層とｐ形の半導体素子形成領域１内のn+拡散層10は同
電位になるため、反転層と溝電極９に挟まれた酸化膜８
には電位差が生じないため、この部分の酸化膜の絶縁耐
性に起因する問題も防止される。
形成領域２内で溝の開口部周辺に形成されたｎ形の拡散
層11と、ｐ形シリコンの半導体素子形成領域１内で溝の
開口部周辺に形成されたｎ形の拡散層10が、溝内面のMI
S構造の溝電極９及びｎ形シリコンの半導体素子形成領
域２上の素子分離領域を構成しているMIS構造のｎ形ポ
リシリコンのシールド・プレート電極５と電気的に接続
され、所定電圧V1が印加されている。本実施例では、n+
拡散層10及び11はイオン注入など特別なプロセスを追加
することなく、ｎ形ポリシリコンで構成される。すなわ
ち、シールド・プレート電極５を形成する前に所定の領
域のゲート酸化膜３の一部を除去しておけば、シールド
・プレート電極５の形成後、例えばソース・ドレイン層
の形成工程に含まれる熱処理工程によってシールド・プ
レート電極５のｎ形ポリシリコンからｎ形不純物が半導
体素子形成領域１及び２に拡散されて形成される。n+拡
散層10及び11を有することにより、n+拡散層10及び11
と、ｎ形の半導体素子形成領域２及び溝電極９が同電位
になるため、溝電極９とn+拡散層10に挟まれた酸化膜８
及び溝電極９とｎ形シリコン領域２及びn+拡散層11に挟
まれた酸化膜８には電圧差が生じないため、この部分の
酸化膜の絶縁耐性に起因する問題が防止される。また、
電子線などの放射線照射によって酸化膜８内に正電荷が
発生するが、この電荷によって、ｐ形の半導体素子形成
領域１の溝周囲に反転層が形成された場合には、この反
転層とｐ形の半導体素子形成領域１内のn+拡散層10は同
電位になるため、反転層と溝電極９に挟まれた酸化膜８
には電位差が生じないため、この部分の酸化膜の絶縁耐
性に起因する問題も防止される。
第２図は本発明の第２の実施例を示す断面図である。
第２図において、14はｐ形の低抵抗シリコン基板、15は
ｐ形のエピタキシャル・シリコン層である。
ｐ形のエピタキシャル・シリコン層である。
本実施例は、本発明をp++形基板上に成長させたｐ形エ
ピタキシャル層を半導体素子形成領域として、適用した
場合である。この場合には、低抵抗基板14の効果によっ
て、寄生抵抗が減少するため、前記第１の実施例におい
て説明した溝分離の効果とあいまって、ラッチ・アップ
耐性がさらに向上する。この向上効果は、溝の深さに依
存し、プロセス中の熱処理による抵抗坑基板14からエピ
タキシャル成長層15への不純物拡散を考慮すると、溝の
深さは、エピタキシャル成長層の厚さの４割以上深くす
ることが必要である。
ピタキシャル層を半導体素子形成領域として、適用した
場合である。この場合には、低抵抗基板14の効果によっ
て、寄生抵抗が減少するため、前記第１の実施例におい
て説明した溝分離の効果とあいまって、ラッチ・アップ
耐性がさらに向上する。この向上効果は、溝の深さに依
存し、プロセス中の熱処理による抵抗坑基板14からエピ
タキシャル成長層15への不純物拡散を考慮すると、溝の
深さは、エピタキシャル成長層の厚さの４割以上深くす
ることが必要である。
第３図は本発明の第３の実施例を示す断面図であり、本
実施例の構成においては、第２図におけるn+拡散層10が
省略されている。すなわち、溝内壁の酸化膜８の耐圧上
の問題がなければ、第２図におけるn+拡散層10は第３図
のように省略することが可能であり、これにより高密度
の集積回路を形成することができる。
実施例の構成においては、第２図におけるn+拡散層10が
省略されている。すなわち、溝内壁の酸化膜８の耐圧上
の問題がなければ、第２図におけるn+拡散層10は第３図
のように省略することが可能であり、これにより高密度
の集積回路を形成することができる。
第４図は本発明の第４の実施例を示す断面図である。こ
れまで内壁に酸化膜８を有し、ｎ形のポリシリコン９で
埋め込まれた溝が、ｐ形シリコンの半導体素子形成領域
１とｎ形シリコンの半導体素子形成領域２の境界を含む
ように配置されていたが、第４図では、さらに、他のシ
ールド・プレート電極下に配置されており、溝内部のｎ
形ポリシリコン電極９は、ｎ形ポリシリコンのシールド
・プレート電極４と電気的に接続され、所定電圧V2が印
加されている。このように、溝分離を多用することによ
り、ラッチ・アップ耐性はより向上する。また、第４図
に示すように、本実施例においても、このような溝分離
がｎ形シリコンの半導体素子形成領域２内でシールド・
プレート電極５の下に設けてあり、溝電極９をシールド
・プレート電極５と電気的に接続し、所定電圧V1を印加
してあるので、これによってもラッチ・アップ耐性が向
上することはいうまでもない。
れまで内壁に酸化膜８を有し、ｎ形のポリシリコン９で
埋め込まれた溝が、ｐ形シリコンの半導体素子形成領域
１とｎ形シリコンの半導体素子形成領域２の境界を含む
ように配置されていたが、第４図では、さらに、他のシ
ールド・プレート電極下に配置されており、溝内部のｎ
形ポリシリコン電極９は、ｎ形ポリシリコンのシールド
・プレート電極４と電気的に接続され、所定電圧V2が印
加されている。このように、溝分離を多用することによ
り、ラッチ・アップ耐性はより向上する。また、第４図
に示すように、本実施例においても、このような溝分離
がｎ形シリコンの半導体素子形成領域２内でシールド・
プレート電極５の下に設けてあり、溝電極９をシールド
・プレート電極５と電気的に接続し、所定電圧V1を印加
してあるので、これによってもラッチ・アップ耐性が向
上することはいうまでもない。
なお、これまでｎウェルを用いた構造で、本発明の実施
例を示したが、ｐウェルを用いた構造、あるいは両ウェ
ルを用いた構造にも、本発明が実施できることはいうま
でもない。また、低抵抗の半導体領域14はｎ形でもｐ形
でも本発明は実施されうる。さらに、MOSFETのゲート電
極及びシールド・プレート電極の材料は低抵抗化のた
め、ポリシリコン上に金属材料をはり合わせた、いわゆ
るポリサイド構造にすることもできる。
例を示したが、ｐウェルを用いた構造、あるいは両ウェ
ルを用いた構造にも、本発明が実施できることはいうま
でもない。また、低抵抗の半導体領域14はｎ形でもｐ形
でも本発明は実施されうる。さらに、MOSFETのゲート電
極及びシールド・プレート電極の材料は低抵抗化のた
め、ポリシリコン上に金属材料をはり合わせた、いわゆ
るポリサイド構造にすることもできる。
以上説明したように本発明によれば、シールド・プレー
ト電極を設けたことにより酸化膜を薄くすることがで
き、放射線照射によるトータル・ドーズ耐量を向上させ
ることができ、かつ、素子分離領域に溝を設けることに
よりラッチ・アップ耐性を向上させることができる。
ト電極を設けたことにより酸化膜を薄くすることがで
き、放射線照射によるトータル・ドーズ耐量を向上させ
ることができ、かつ、素子分離領域に溝を設けることに
よりラッチ・アップ耐性を向上させることができる。
また、溝周囲の半導体素子形成領域表面上のゲート酸化
膜を一部除去しておき、シールド・プレート電極部材か
ら不純物を拡散させることにより半導体素子形成領域表
面と高不純物濃度層を設けることによって、溝内部の酸
化膜の耐性を向上させることができる。
膜を一部除去しておき、シールド・プレート電極部材か
ら不純物を拡散させることにより半導体素子形成領域表
面と高不純物濃度層を設けることによって、溝内部の酸
化膜の耐性を向上させることができる。
さらに、シールド・プレート電極とゲート電極の導電形
が同一なので電極材料への不純物導入工程が簡略である
効果もある。
が同一なので電極材料への不純物導入工程が簡略である
効果もある。
第１図から第４図はそれぞれ本発明の実施例を示す断面
図である。 １……ｐ形シリコンの半導体素子形成領域 ２……ｎ形シリコンの半導体素子形成領域 ３……ゲート酸化膜 ４、５……ｎ形ポリシリコンのシールド・プレート電極 ６、７……ｎ形ポリシリコンのゲート電極 ８……シリコン酸化膜 ９……ｎ形ポリシリコンの溝電極 10、11、12……n+拡散層 13……p+拡散層 14……ｐ形の低抵抗シリコン基板 15……ｐ形のエピタキシャル・シリコン層 V1、V2、V2′……所定電圧
図である。 １……ｐ形シリコンの半導体素子形成領域 ２……ｎ形シリコンの半導体素子形成領域 ３……ゲート酸化膜 ４、５……ｎ形ポリシリコンのシールド・プレート電極 ６、７……ｎ形ポリシリコンのゲート電極 ８……シリコン酸化膜 ９……ｎ形ポリシリコンの溝電極 10、11、12……n+拡散層 13……p+拡散層 14……ｐ形の低抵抗シリコン基板 15……ｐ形のエピタキシャル・シリコン層 V1、V2、V2′……所定電圧
Claims (1)
- 【請求項１】相補形MIS半導体集積回路装置において、 第１の導電形の第１の半導体素子形成領域上に絶縁膜を
介して設けた第２の導電形の第１のゲート電極と、 前記第１の半導体素子形成領域内の第１の素子分離領域
上に絶縁膜を介して設け、かつ、第１の電圧を印加する
第２の導電形の第１のシールド・プレート電極と、 第２の導電形の第２の半導体素子形成領域上に絶縁膜を
介して設けた第２の導電形の第２のゲート電極と、 前記第２の半導体素子形成領域内の第２の素子分離領域
上に絶縁膜を介して設け、かつ、第２の電圧を印加する
第２の導電形の第２のシールド・プレート電極とを備
え、かつ、 前記第１、第２の少なくとも一方のシールド・プレート
電極は、前記第１、第２の少なくとも一方の素子分離領
域に設けた溝内に、絶縁膜を介して設けた第２の導電形
の溝電極と、前記溝の開口部周辺に設けた第２の導電形
の不純物ドープ領域とを電気的に接続して有することを
特徴とする相補形MIS半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131920A JPH0770686B2 (ja) | 1985-06-19 | 1985-06-19 | 相補形ｍｉｓ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60131920A JPH0770686B2 (ja) | 1985-06-19 | 1985-06-19 | 相補形ｍｉｓ半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61290753A JPS61290753A (ja) | 1986-12-20 |
| JPH0770686B2 true JPH0770686B2 (ja) | 1995-07-31 |
Family
ID=15069284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60131920A Expired - Lifetime JPH0770686B2 (ja) | 1985-06-19 | 1985-06-19 | 相補形ｍｉｓ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770686B2 (ja) |
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-
1985
- 1985-06-19 JP JP60131920A patent/JPH0770686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61290753A (ja) | 1986-12-20 |
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