JPH0268652A - マイクロ・コンピュータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、たとえば工作機械や、自動車などの制御に
用いられるマイクロ・コンピュータ・システムに関する
。

［従来技術］ 従来、たとえば工作機械や、自動車などの制御に用いら
れるマイクロ・コンピュータ・システムは第５図に示さ
れるように構成されている。中央処理装置（以下、ＣＰ
Ｕと略す）１には、読みだし専用記憶装置（以下、ＲＯ
Ｍと略す）２、読み書き可能記憶装置（以下、ＲＡＭと
略す）３、入力インターフェイス４、出力インターフェ
イス５が接続されている。

ＲＯＭ２には、ＣＰＵＩが処理すべきプログラムと、そ
の処理をするために必要なデータとが格納されている。

ＲＡＭ２には、ＣＰＵＩがＲＯＭ２に格納されているプ
ログラムにしたがって処理をするとき発生する一時的な
データを格納するためのものである。

入力インターフェイス４には、使用者が操作するための
スイッチパネル４ａと、サーボモータ５ｂのエンコーダ
などのセンサ４ｂが接続されている。また、出力インタ
ーフェイス５には、モータ・ドライブ回路５ａを介して
サーボモータ５ｂが接続されており、ＣＰＵＩから出力
される制御信号に従ってサーボモータ５ｂが駆動される
。

［発明が解決しようとする課題］ しかしながら、外来ノイズなどによって、前述したマイ
クロ・コンピュータ・システムが暴走することがある。

このマイクロ・コンピュータ・システムの暴走は、たと
えば工作機械や、自動車などでは人命に関わることとな
り、非常に危険である。

そこで、第６図のようなウォッチ・ドッグ・タイマ６を
用いてシステムの暴走を防ぐマイクロ・コンピュータ・
システムが考えられている。このウォッチ・ドッグ・タ
イマ６は、リトルガブル・タイマである。リトルガブル
・タイマは、タイマの動作中に新たに信号が入力される
と、現在のタイマ動作を中止して、新たにタイマ動作を
開始するタイマである。ＲＯＭ２に格納されているマイ
クロ−コンピューターシステムの制御プログラムの中に
ウォッチ・ドッグφタイマ６にセットされている時間よ
りも短い時間ごとに、このウォッチ・ドッグ・タイマ６
に信号を与える処理プログラムをあらかじめ挿入してお
く。すると、通常はＣＰＵＩがプログラムを処理中にお
いて一定時間ごとに、このウォッチ・ドッグ・タイマ６
に信号を与えるので、ウォッチ・ドッグ・タイマ６はタ
イマ動作を継続し、ＣＰＵＩにリセット信号を与えない
。

しかし、ＣＰＵＩが暴走したときには、このウォッチ・
ドッグ・タイマ６に信号が与えられないため、ウォッチ
φドッグ・タイマ６は信号が最後に与えられた時点から
、あらかじめ設定されている時間後にオアゲート７を介
してＣＰＵＩにリセット信号を与え、ＣＰＵＩをリセッ
トする。このことにより、ＣＰＵＩが暴走状態から正常
状態に復帰する。

しかしながら、まれにウォッチ・ドッグ・タイマ６に一
定時間ごとに信号が与えられるような暴走のしかたをＣ
ＰＵＩがすることがある。この場合は、マイクロ・コン
ピュータ・システムに第５図のようなウォッチ・ドッグ
・タイマ６を用いるとしてもＣＰＵＩが暴走したときに
ＣＰＵＩにリセット信号を与えることができず、ＣＰＵ
Ｉを暴走から正常状態に復帰させることができなかった
。

この発明は、前述したような問題点を解決するためにな
されたものであり、従来のマイクロ・コンピュータ・シ
ステムよりＣＰＵが暴走したときにＣＰＵが暴走から復
帰できうるマイクロ・コンピュータ・システムを提供す
ることを目的とする。

［課題を解決するための手段］ 本発明におけるマイクロ・コンピュータ・システムは、
初期処理終了後、互いに他へリセット信号を送出して初
期処理を行わせる２つの制御手段と、両制御手段に制御
され、どちらか一方の制御手段と被制御部とを選択的に
接続する切換え手段とを備え、被制御部と接続されてい
ない一方の制御手段は、初期処理を終了した後に他方の
制御手段ヘリセット信号を送出すると共に切換え手段へ
制御信号を送出し、制御信号を受けた切換え手段は他方
の制御手段と被制御部との接続を断ち、−方の制御手段
と被制御部とを接続する。

［作用］ 通常動作時は、一方のＣＰＵはリセット信号が与えられ
ると、初期処理を行う。そして、センサやモータが接続
されている信号切り替え器に切り替え信号を送り、前述
したＣＰＵに接続されている入出力インターフェースを
介して前述したＣＰＵによってセンサやモータが制御で
きるようにする。さらに、他方のＣＰＵにリセット信号
を出力して、他のＣＰＵをリセットする。そして、他方
のＣＰＵも同じ動作を行い、前述した一連の処理を行う
時間ごとに、マイクロ・コンピュータ・システムの制御
を行うＣＰＵが切り替わりながらマイクロ・コンピュー
タ・システム全体の制御が行われる。

一方のＣＰＵが暴走したときは、少なくとも前述した一
連の処理を行う時間後に、他方のＣＰＵからリセット信
号が与えられるので、マイクロ・コンピュータ・システ
ム全体が暴走している時間は僅かな時間となり、暴走状
態から正常状態への復帰も容易になる。

［実施例］ 第１図は、本発明の第１の実施例である。ＣＰＵ１ｌに
は、ＲＯＭ２１、ＲＡＭ３１、入力インターフェイス４
１の出力端子、出力インターフェイス５１の入力端子、
スリー・ステート・バッファ６１の入出力端子の一方が
接続されている。ＲＯＭ２１には、ＣＰＵＩＩが処理す
べきプログラムと、その処理をするために必要なデータ
とが格納されている。ＲＡＭ３１は、ＣＰＵＩＩがＲＯ
Ｍ２１に格納されているプログラムにしたがって処理を
するときに発生する一時的なデータを格納するためのも
のである。

また、ＣＰＵ１２には、ＲＯＭ２２、ＲＡＭ３２、人力
インターフェイス４２の出力端子、出力インターフェイ
ス５２の入力端子、スリー・ステート・バッファ６２の
入出力端子の一方が接続されている。ＲＯＭ２２には、
ＣＰＵ１２が処理すべきプログラムと、その処理をする
ために必要なデータとが格納されている。なお、前記プ
ログラムはＲＯＭ２１に格納されているものと同一であ
る。ＲＡＭ３２は、ＣＰＵ１２がＲＯＭ２２に格納され
ているプログラムにしたがって処理をするときに発生す
る一時的なデータを格納するためのものである。

人力インターフェイス４１．４２の入力端子には、使用
者がマイクロ・コンピュータ・システムを操作するため
のスイッチパネル４ａと、サーボモータ５ｂのエンコー
ダなどのセンサ４ｂが接続されている。

さらに、出力インターフェイス５１の出力端子からＣＰ
Ｕ１２のリセット端子にＯＲゲート７２を介して接続さ
れており、出力インターフェイス５２の出力端子からＣ
ＰＵＩＩのリセット端子にＯＲゲート７１を介して接続
されている。それぞれのＯＲゲート７１．７２の残りの
入力端子には図示しないリセット回路の出力端子が接続
されている。また、出力インターフェイス５１．５２の
出力端子はそれぞれスリー・ステート・バッファ５１ａ
、５２ａの入力端子と制御端子に接続されている。そし
て、スリー・ステート・バッファ５１ａ、５２ａの出力
端子はサーボ・モータ５ｂを駆動するためのモータ・ド
ライブ回路５ａが接続されている。

前記スリー・ステート・バッファ６１の制御端子は出力
インターフェイス５１の出力端子に接続され、前記スリ
ー・ステート・バッファ６２の制御端子は出力インター
フェイス５２の出力端子に接続されている。両スリー・
ステート・バッファ６１．６２の入出力端子の他方は、
ＲＡＭ３３に接続されている。

なお、スリーφステート・バッファ５１ａ、５２ａ、６
１．６２は与えられる制御信号に従って、入力された信
号が出力端子に出力されるか否かが制御される素子であ
る。

本実施例の動作を第２図を参照して説明する。

第２図は電源投入直後のＣＰＵＩＩの行う処理のフロー
チャートである。第３図はＣＰＵＩＩとＣＰＵ１２の行
う処理のフローチャートである。本実施のマイクロｅコ
ンピュータ・システムは、電源が投入されると、また、
パネルスイッチ４ａのリセットスイッチが押下されると
必ずＣＰＵＩＩから動作し始めるように設定されており
、電源投入直後、先ずＣＰＵＩＩはステップＳ１で初期
処理を行う。次に、ＣＰＵＩＩはステップＳ２でスリー
・ステート・バッファ５１ａ、６１の制御端子に信号を
与えて両スリー・ステート・バッファ５１ａ、６１を導
通状態にする。従って、ＣＰＵ１１は出力インターフェ
イス５１及びスリー・ステート・バッファ５１ａを介し
てモータ・ドライブ回路５ａへ制御信号を与えることが
可能な状態になり、また、ＲＡＭ３３に対してデータの
読出し及び書き込みが可能な状態になる。さらに、ＣＰ
ＵＩＩは、ステップＳ３で出力インターフェイスを介し
てＣＰＵ１２にリセット信号を与える。

そして、ＣＰＵＩＩは、ステップＳ４でＲＯＭ２１に記
憶されているプログラム及びデータ、スイッチパネル４
ａ及びセンサ４ｂからの信号、に基づいてモータドライ
ブ回路５ａを介してサーボモータ５ｂを制御すると共に
、微少時間ごとに動作のスティタスをＲＡＭ３３に書き
込む。

一方、リセット信号を与えられたＣＰＵ１２は、第３図
のフローチャートに従って動作し、ステップＳ５で初期
処理を行う。この初期処理中スリー・ステート・バッフ
ァ５２ａ、６２は制御信号が与えられないので、非導通
状態になっている。初期処理終了後、ＣＰＵ１２はステ
ップＳ６でスリ・ステート・バッファ５２ａ、６２の制
御端子に信号を与えて両スリー・ステート・バッファ５
２ａ、６２を導通状態にする。従って、ＣＰＵＩ２は出
力インターフェイス５２及びスリー・ステート・バッフ
ァ５２ａを介してモータ・ドライブ回路５ａへ制御信号
を与えることが可能な状態になり、また、ＲＡＭ３３に
対してデータの読出し及び書き込みが可能な状態になる
。さらに、ＣＰＵ１２はステップＳ７でＣＰＵＩＩにリ
セット信号を与える。そして、ステップＳ８でＣＰＵ１
２はＲＡＭ３３に書き込まれた動作のスティタスを読み
込み、ＣＰＵＩＩがリセット信号を与えられた直前の動
作を引き継いで、モータドライブ回路５ａを介してサー
ボモータ５ｂを制御すると共に、微少時間経過ごとに動
作のスティタスをＲＡＭ　３３に書き込む。リセット信
号が与えられたＣＰＵ１１は上記ＣＰＵ１２と同様に第
３図のフローチャートに従って動作する。

このように、ＣＰＵＩＩとＣＰＵ１２とが前述した一連
の処理を行う時間毎に切り替わりながらマイクロ・コン
ピュータ・システム全体の制御が行われる。

この制御中において、ＣＰＵＩＩまたはＣＰＵ１２が暴
走したときは、少なくとも前述した一連の処理を行う時
間後に、ＣＰＵ１２またはＣＰＵ１１からリセット信号
が与えられるので、マイクロ・コンピュータ・システム
全体が暴走している時間は作かな時間となり、暴走後の
復帰も容易になる。

つぎに、第２の実施例について説明する。第４図にその
電気的構成を示す。第１の実施例と同一の部分は同一の
番号を付し、その詳細な説明は省略する。第１の実施例
と異なる点は、ＣＰＵ１２のリセット端子にＯＲゲート
７２を介して後続されている出力インターフェイス５１
からさらにＯＲゲート７３に接続されている。そして、
ＣＰＵ１１のリセット端子にＯＲゲート７１を介して接
続されている出力インターフェイス５２からさらにＯＲ
ゲート７３に接続されている。そして、ＯＲゲート７３
はウォッチ・ドッグ・タイマ６に接続されている。さら
に、ウォッチ・ドッグ・タイマ６はＯＲゲート７１およ
びＯＲゲート７２に接続されている。

ＣＰＵＩＩとＣＰＵ１２の行う処理のフロー・チャート
は第１の実施例と同じであり、第２図及び第３図のよう
になる。通常動作時およびＣＰＵ１１またはＣＰＵ１２
のどちらか一方が暴走したときの動作は第１の実施例と
同じである。

しかしながら、ＣＰＵＩＩ、ＣＰＵ１２の両方のＣＰＵ
が暴走したとき、ウォッチ・ドッグ・タイマ６にはデー
タが与えられないことになる。そこで、一定時間（ＣＰ
ＵＩＩやＣＰＵ１２が初期処理動作に必要とする時間よ
り長い時間）以上経過した後、ウォッチ拳ドッグ・タイ
マ６はＣＰＵ１１およびＣＰＵ１２にリセット信号を与
えれば、ＣＰＵＩＩ、ＣＰＵ１２の両方のＣＰＵが暴走
したときにも暴走状態から復帰できるようになる。

なお、ＲＯＭ２１およびＲＯＭ２２の内容は同一である
ことを前提としているが、おなじ処理を行うものであれ
ば互いに内容が異なっていてもよい。また、微小動作ご
とのスティタスを保持しておく、必要がない場合は、ス
リー・ステート・バッファ６１、スリー・ステート・バ
ッファ６２、ＲＡＭ３３は必ずしも必要とはしない。

［発明の効果］ 以上説明したように、この発明によれば、従来のマイク
ロ・コンピュータ・システムよりＣＰＵが暴走したとき
にＣＰＵが暴走から復帰できうるマイクロ・コンピュー
タ・システムを実現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のマイクロ・コンピュー
タ・システムの電気的な構成図であり、第２図及び第３
図はその動作のフロー・チャートである。第４図は第２
の実施例のマイクロ・コンピュータ・システムの電気的
な構成図である。第５．６図は従来のマイクロΦコンピ
ュータ・システムの電気的な構成図である。 図中、１１．１２は中央情報処理装置、５１゜５２は出
力インターフェイス、７１．７２はＯＲゲートである。

Claims (1)

1. 【特許請求の範囲】 １、初期処理終了後、互いに他へリセット信号を送出し
   て初期処理を行わせる２つの制御手段と、両制御手段に
   制御され、どちらか一方の制御手段と被制御部とを選択
   的に接続する切換え手段とを備え、 被制御部と接続されていない一方の制御手段は、初期処
   理を終了した後に他方の制御手段へリセット信号を送出
   すると共に切換え手段へ制御信号を送出し、制御信号を
   受けた切換え手段は他方の制御手段と被制御部との接続
   を断ち、一方の制御手段と被制御部とを接続することを
   特徴とするマイクロ・コンピュータ・システム。