JPH01150338A

JPH01150338A - 配線形成方法

Info

Publication number: JPH01150338A
Application number: JP62309203A
Authority: JP
Inventors: Toshiyuki Nishihara; 利幸西原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1987-12-07
Filing date: 1987-12-07
Publication date: 1989-06-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は所謂シェアードコンタクトを有するような半導
体装置の配線形成方法に関し、特に−例としてＳＲＡＭ
（スタティックＲＡＭ）等の半導体メモリ装置に用いら
れるような配線形成方法に関する。

〔発明の概要〕

本発明は、選択エピタキシャル法等の気相成長により半
導体層を開口部内に形成して、第１の配線層と半導体基
板を電気的に接続する配線形成方法において、開口部を
第３の配線層を接続させる領域にも同時に形成し、各開
口部に選択的な気相成長で半導体層を形成し、第２の配
線層を該各半導体層上に形成し、そして、第２の配線層
上に第３の配線層を形成することにより、その工程の簡
略化等を実現するものである。

〔従来の技術〕

超大規模集積回路特にメモリ装置の製造工程では、その
大容量化、低価格化、デザインルール縮小に伴い、それ
ぞれメモリセルサイズの縮小、工程簡略、アルミ配線層
のコンタクトホールのアスペクト比の改善等が要求され
ている。

ところで、メモリセルサイズを決める要因の１つとして
、不純物拡散領域が形成された半導体基板とゲートとな
る多結晶シリコン層からなる配線層との接続部分の占有
面積がある。

第２図は、従来の所謂シェアードコンタクト部分の断面
図である。半導体基板５１上にゲート絶縁Ｊｉ５３およ
びフィールド酸化膜５２が形成され、その上部にゲート
電極となる多結晶シリコン層５４が形成されている。こ
の多結晶シリコン層５４の端部は層間絶縁１５５を開口
した開口部５７内に延在され、半導体基板５１の表面に
形成されたＮ０型の不純物ｗ４域５６は上記開口部５７
内で表面のゲート絶縁Ｊｉ５３が除かれた状態にある。

そして、これら多結晶シリコン層５４の端部表面５４ａ
と不純物領域５６の表面５１ａの双方に接続するように
、第２層目の多結晶シリコン層５８が上記開口部５７内
に形成されている。

このような第２図に示す構造では、その占有面積が第２
Ｎ目の多結晶シリコン層５８のパターンルールに影響さ
れ、そのセルサイズの縮小化を進めることが容易でない
。すなわち、第２層目の多結晶シリコン層５８のパター
ニングの際に、余裕が必要なため、あまりセルサイズを
縮小化することができない。

そこで、第３図のように、所謂シエアードコンタクト部
分を多結晶シリコン層で埋め込む技術が提案されている
。これは、半導体基板６１上にゲート絶縁層６３および
フィールド酸化膜６２を形成し、その上部にゲート電極
となる多結晶シリコン層６４をその端部が不純物領域６
８上となるように形成する。そして、表面が略平坦にな
るように形成された眉間絶縁Ｎ６６を上記端部および不
純物領域６８上で露出するように開口し、その開口部６
７内に多結晶シリコンＮ６５を埋め込み、そのシェアー
ドコンタクト部分の電気的な接続を〔発明が解決しよう
とする問題点〕第３図に示したように、シェアードコンタクト部分の電
気的な接続を、多結晶シリコン層６５で埋め込んで行う
技術では、電気的な接続をパターンルールに依存せずに
行うことができ、そのセルサイズの縮小化が可能である
。

しかしながら、通常のシェアードコンタクト構造（第２
図参照）を採る場合に比較して、開口部６７を多結晶シ
リコン層６５で埋め込むために、大幅な工程の増加を生
じさせることになる。

そこで、本発明は上述の問題点に鑑み、その製造工程の
簡略化等を実現する配線形成方法を提供することを目的
とする。

〔問題点を解決するための手段〕

本発明は、半導体基板上に形成した第１の絶縁層上に第
１の配線層を選択的に形成する工程と、表面が略平坦と
なる第２の絶縁層を上記第１の絶縁層および上記第１の
配線層上に形成する工程と、上記第１の配線層の端部を
含んで上記第１および第２の絶縁層に第１の開口部を形
成すると共に、第３の配線層を接続させる領域を露出す
る第２の開口部を形成する工程と、上記第１および第２
の開口部にそれぞれ半導体層を選択的に気相成長させる
工程と、上記第１および第２の開口部にそれぞれ形成さ
れた上記半導体層上に第２の配線層を形成する工程と、
上記第２の配線層上に上記第３の配線層を形成する工程
とからなることを特徴とする配線形成方法により上述の
問題点を解決する。

〔作用〕

メモリ装置等の半導体装１においては、所謂シェアード
コンタクトのみならず半導体基板に直接上層の配線層を
接続させる埋め込みコンタクトも行われることがあり、
本発明の配線形成方法は、これらを共通の処理で進める
ことで工程の簡略化を実現する。

すなわち、上記第１の配線層の端部を含んで上記第１お
よび第２の絶縁層に第１の開口部を形成するが、これと
同時に、埋め込みコンタクトを行うための第３の配線層
を接続させる領域を露出する第２の開口部を形成し、同
時に第１および第２開口部の双方に半導体層を選択的に
気相成長させることで、例えば、第１の開口部だけに半
導体層の埋め込みを行い、さらに続けて第２の開口部だ
けに半導体層の埋め込みを行う場合に比較して、その工
程の簡略化がなされることになる。

また、表面が略平坦となる第２の絶縁層を上記第１の配
線層上に形成することで、第１の配線層が十分に厚く被
覆されることになる。このため、第２の絶縁層上での配
線層のパターニングを第１の配線層への影響を考えずに
行うことができ、被覆のために第１の配線層を酸化して
必要な部分だけその酸化膜を除去する方法に比べて、そ
の工程の簡略化がなされることになる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

本実施例の配線形成方法は、高抵抗負荷型のメモリセル
を有したスタティックＲＡＭにおける配線形成方法であ
り、工程の簡略化を実現し、さらにセルサイズの縮小化
やアルミ配線層のアスペクト比の改善も同時に行うこと
が可能である。

（ａ）　　まず、同一のウェハを分けて図示した例えば
Ｐ型のシリコン基板である半導体基板１ａ、ｌｂ。

１ｃの表面に、第１の絶縁層を構成するフィールド酸化
膜２およびゲート酸化膜３を形成する。次に、これら半
導体基板１ａ、ｌｂ、ｌｃ上に、第１の配線層となる第
１Ｎ目の多結晶シリコン層４を形成する。この第１層目
の多結晶シリコン層４は例えばトランジスタのゲート電
極として用いられる。この第１層目の多結晶シリコン層
４は、パターニングされ、上記半導体基板１ａ、Ｉｂ上
のみ残される。そして、第１図ａに示すように、各不純
物領域５ａ、５ｂ、５ｃが各半導体基板１ａ。

ｌｂ、ｌｃの表面に臨んで形成され、第１図ａに示すよ
うに、表面が略平坦となる第２の絶縁層である厚い層間
絶縁層６に基板上の全面が被覆される。この表面が略平
坦となる眉間絶縁層６は、例えばシリコン酸化膜を約３
００００程度の膜厚に堆積し、ＳＯＧ　（スピン・オン
・グラス）を塗布し、全面エッチバックにより得ること
が可能である。

（ｂｌ　　次に、第１図すに示すように、上記半導体基
板１ａ、Ｉｂ上において上記第１層目の多結晶シリコン
層４の端部４ｄを含んで上記第１および第２の絶縁層３
．６に第１の開口部７ａ、７ｂを形成すると共に、上記
半導体基板ＩＣ上において第３の配線層を接続させる領
域である不純物領域５Ｃを露出するように第２の開口部
８を形成する。

この開口部７ａ、７ｂ、８は、略平坦な層間絶縁層６上
にレジスト層を選択的に形成し、これをマスクとして例
えばＲＩＢ法により形成できる。このような各開口部７
ａ、７ｂ、８の形成によって、第１の開口部７ａでは、
その内部に上記第１層目の多結晶シリコン層４の端部４
ｄと不純物領域５ａが露出し、第１の開口部７ｂでは上
記多結晶シリコン層４の端部４ｄと不純物領域５ｂが露
出する。また、第２の開口部８の内部では、不純物領域
５ｃが露出することになる。このように、シェアードコ
ンタクト部分と共に埋め込みコンタクトを行う部分にも
同時に開口部７ａ、７ｂ、８を形成することにより、そ
の工程が簡略化されることになる。

（Ｃ）　　次に、第１図Ｃに示すように、上記第１の開
口部？ａ、７ｂおよび第２の開口部８に、それぞれ半導
体層を選択的に気相成長させる。本実施例では、その半
導体層は多結晶シリコン層（ＤＯＰＯ３）９である。多
結晶シリコン層９は、例えば５０００人程度０膜厚で被
着形成され、レジストをコーティングし、エッチバック
により上記各開口部７ａ、７ｂ、８内にのみ残す。また
、エッチバックにより多結晶シリコン層９を残存させる
のではなく、半導体層として、選択ＣＶＤ法や選択エピ
タキシャル成長法により開口部７ａ、７ｂ。

８内に半導体層を形成することもできる。

このような多結晶シリコンＮ９の形成も、開口部７ａ、
７ｂ、８の形成と同様に、シェアードコンタクトを行う
部分のみならず埋め込みコンタクトを行う部分にも同時
に行われる。

（ｄ）　　次に、第１図ｄに示すように、全面に第２層
目の配線層としての高抵抗配線［１０を形成する。

この高抵抗配線ＪｉｌＯは、例えばスタティックＲＡＭ
のメモリセルの負荷抵抗として機能する層である。その
ｒｐｉ厚は５００人とされ、例えば多結晶シリコン層よ
りなる。この高抵抗配線層１０は、上記各開口部７ａ、
７ｂ、８に形成された多結晶シリコン層９と各開口部７
ａ、７ｂ、８においてそれぞれ接続する。

（ｅ）　　次に、第１図ｅに示すように、上記高抵抗配
線層ＩＯの選択的な除去を行う。半導体基板ｌａ上では
、高抵抗配線１１０は開口部７ａ内の多結晶シリコンＮ
９と接続されたまま残される。半導体基板ｌｂ上では、
高抵抗配線層１０は開口部７ｂ内の多結晶シリコン層９
と非接触とされるように除去される。このとき第１の配
’ｆｆＡ層である第１層目の多結晶シリコン層４は、厚
い眉間絶縁層６に十分に被覆されており、何ら第１層目
の多結晶シリコンＭ４の表面酸化やその酸化膜のパター
ニングを施す必要がない、すなわち、多少筒２の開口部
７ｂ内の多結晶シリコン層９の表面が除去されても問題
ない。半導体基板ＩＣ上では、高抵抗配線層１０は除去
されず、開口部８の開口径よりも広いパターンで残され
る。このため次の工程ではマスク合わせを容易に行うこ
とができる。

これら高抵抗配線層ＩＯの選択的な除去は、略平坦な表
面とされる厚い層間絶縁層６上で行われるため、特に微
細化に有利となる。

（ｆ）　　このように高抵抗配線層１０を選択的に形成
した後、その高抵抗配線層１０を被覆するように、シリ
コン窒化膜１１が形成される。このシリコン窒化膜１１
上には、ＢＰＳＧやＡｇ２Ｏ層等の層間絶縁層１２が形
成される０次に、第１図ｆに示すように、上記半導体基
板１ｃ上の上記層間絶縁Ｎ１２およびシリコン窒化膜１
１に開口部１４が形成される。この開口部１４の形成は
、上記開口部８の開口径よりも広いパターンとされた高
抵抗配線層ＩＯに対して行えば良く、開口の作業が容易
となる。その開口部１４をリフローした後、第３の配線
層としてのアルミ配ｖＡＮ１３が該開口部１４に形成さ
れる。このアルミ配線層１３は、上記高抵抗配線層１０
．上記多結晶シリコン層９を介して半導体基板１ｃの不
純物領域５ｃと電気的に接続する。なお、アルミ配線層
１３はスパッタリングにより形成することができ、接続
に際しては上記多結晶シリコン層９により段差が大幅に
緩和されているために、確実な電気的な接続を行うこと
ができる。

以上のような工程からなる本実施例の配線形成方法は、
シエアードコンタクトを行う部分（半導体基板１ａ、ｌ
ｂの領域）と平行して埋め込みコンタクトを行う部分（
半導体基板ＩＣの領域）にも、開口部７ａ、７ｂ、８の
形成や多結晶シリコン層９の形成が行われる。このため
、それぞれ単独に多結晶シリコン層を埋め込みながら配
線形成する方法に比較して、大幅な工程の簡略化を行う
ことができる。また、シェアードコンタクトを行う部分
についても、高抵抗配線層１０との接続。

非接続を当該高抵抗配線層１０の選択的除去で選ぶこと
ができ、このとき、何ら第１層目の多結晶シリコン層４
の表面酸化やその酸化膜のパターニングを施す必要がな
いため、マスクが１枚凍り、その工程を容易に且つ確実
に行うことが可能となる。

また、高抵抗配線層１０は、埋め込みコンタクトを行う
部分における接続層としても機能し、開口部１４の形成
を容易にさせ、確実な電気的接続を実現できる。

また、本実施例の配線形成方法では、略平坦な第２の絶
Ｉｉ層である層間絶縁層６が形成されており、アルミ配
線層１３や高抵抗配線Ｗ！Ｊ１０のカバレージを良くで
きる。

なお、上述の実施例において、開口部７ａ、７ｂ、８を
埋め込む材料を多結晶シリコン層９として説明したが、
これに限定されず、シリサイド。

またはシリサイドに多結晶シリコン層を加えた構造とす
ることもできる。また、不純物領域のＰ型。

Ｎ型は問わない。さらに本発明は上述の実施例に限定さ
れず、本発明の要旨を逸脱しない範囲での種々の変更が
可能である。

〔発明の効果〕本発明の配線形成方法は、第１の開口部と第２の開口部
が共に形成され、さらに同時に半導体層が選択的気相成
長により形成されて行く。このため、それだけ工程の簡
略化を図ることができる。

また、表面が略平坦となる第２の絶縁層を形成し、第１
の配線層が十分に厚く被覆されるため、該第１の配線層
を酸化や再パターンニング等の手間を省（ことができ、
その工程の簡略化がなされることになる。

【図面の簡単な説明】

第１図ａ〜第１図ｆは本発明の配線形成方法の一例にか
かるそれぞれ工程断面図、第２図は従来の配線形成方法
にかかるシェアードコンタクト部分の断面図、第３図は
他の従来の配線形成方法にかかるシェアードコンタクト
部分の断面図である。１ａ〜ＩＣ・・・半導体基板２・・・フィールド酸化膜３・・・ゲート酸化膜４・・・第１層目の多結晶シリコン層４ａ・・・端部５ａ〜５Ｃ・・・不純物領域６・・・層間絶縁層７ａ、７ｂ・・・第１の開口部８・・・第２の開口部９・・・多結晶シリコンＮ（半導体層）１０・・・高抵
抗配線層１２・・・層間絶縁層１３・・・アルミ配線層第１図ａ第１図す第１図Ｃ第２図第３図

Claims

【特許請求の範囲】半導体基板上に形成した第１の絶縁層上に第１の配線層
を選択的に形成する工程と、表面が略平坦となる第２の絶縁層を上記第１の絶縁層お
よび上記第１の配線層上に形成する工程と、上記第１の配線層の端部を含んで上記第１および第２の
絶縁層に第１の開口部を形成すると共に、第３の配線層
を接続させる領域を露出する第２の開口部を形成する工
程と、上記第１および第２の開口部にそれぞれ半導体層を選択
的に気相成長させる工程と、上記第１および第２の開口部にそれぞれ形成された上記
半導体層上に第２の配線層を形成する工程と、上記第２の配線層上に上記第３の配線層を形成する工程
とからなることを特徴とする配線形成方法。