JPH0271346A - 記憶装置の誤り訂正制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例 （ａ）　　一実施例の説明（第２図、第３図）（ｂ）　
　他の実施例の説明 発明の効果 〔概要〕 記憶装置の書込み時にチエツクピッ）＝１付加し。

続出し時にデータの誤り訂正を行なう記憶装置の誤り訂
正制御装置に関し。

部分書込み動作を高速化することを目的とし。

記憶素子から続出した読出しデータと、該記憶素子へ書
込むべき書込みデータとを切換える選択部と、該選択部
で選択されたデータを保持するデータレジスタと、読出
しデータとチェックビットからシンドロームを生成する
シンドローム生成部と、該生成されたシンドロームを保
持するシンドロームレジスタトウ該シンドロームレジス
タのシンドロームにより誤り検出を行い、誤り訂正信号
を出力する誤り検出部と、該データレジスタのデータか
らチェックビットを生成し且つ該誤り訂正信号によりチ
ェックビットの補正を行うチェックビット生成訂正部と
、該データレジスタのデータ勿誤り訂正信号により訂正
するデータ訂正部とを有し２部分書込み時には、該デー
タレジスタの書込みデータから該チェックビット生成訂
正部がチェックビットの生成と補正を行なうとともに、
該データ訂正部が非書込みデータの訂正を行なう。

〔産業上の利用分野〕

本発明は、記憶装置の書込み時にチェックビットを付加
し、読出し時にデータの誤り訂正を行なう記憶装置の誤
り訂正制御装置に関する。

近年のコンピュータシステムの高速化要求に伴い、主記
憶装置の高速化が求められている。

この主記憶装置では誤り訂正制御（ＥＣＣ）が行なわれ
ているが２部分書込み動作は、読み出し。

書込み動作よりも時間がかかるだめ、この部分書込みを
高速化できる技術が求められている。

〔従来の技術〕

第４図は従来技術の説明図である。

メモリ素子７への書込みデータは、共通バス１から入力
し、レシーバ２ａ、選択部３を通って誉込みデータレジ
スタ４に保持される。

レジスタ４の書込みデータは、チェックビット生成部５
でチェックビットが生成され、書込みデータとともにド
ライバ６ａを介しメモリバス８よリメモリ素子７へ入力
し、書込みが行なわれる。

一方、続出しは、メモリ素子７からメモリバス８を介し
レシーバ６ｂより読出しデータレジスタ９に読出１７デ
ータが保持される。

レジスタ９の読出しデータは、シンドローム生成部１１
でシンドロームが生成され、シンドロームは誤り検出部
１２で誤り検出され、誤り訂正信号によってデータ訂正
部１０で読出しデータの訂正が行なわれ、ドライバ２ｂ
より共通バス１へ送出される。

このような構成の誤り訂正制御装置では２部分書込み動
作、即ちメモリ素子７の１つのデータの一部分を書替え
る動作は、第４図（Ｂ）のようにして行なわれていた。

Ｔ１サイクルで、共通バス１から部分書込みデータが送
出され、共通バス側レシーバ２ａ、選択部３を介して書
込みデータレジスタ４の書込み対象部にセットされる。

次にＴ２サイクルで、メモリ素子７からの読出シデータ
が、メモリバス８．メモリ側レシーバ６ｂを介して読出
しデータレジスタ９ヘセツトされるＯ Ｔ３サイクルでは、読出しデータレジスタ９の出力から
シンドローム生成部１１．誤り検出部１２、データ訂正
部１０で読出しデータに誤りがあれば訂正され２選択部
３を介して書込みデータレジスタ４の書込み対象部具外
にセットされる。

Ｔ４サイクルでは、書込みデータレジスタ４の出力よシ
チェックビット生成品５でチェックビットを生成し、書
込みデータレジスタ４の出力とともに、メモリ側ドライ
バ６ａ、　　メモリバス８を介してメモリ素子７へ書込
みを行っていた。

〔発明が解決しようとする課題〕

このように２部分書込み動作では、書込み動作と読出し
動作の両方を行なうことから、読出しデ−夕からメモリ
素子７までに２段のレジスタを通るため、動作にＴ１か
らＴ４の４サイクルを要していた。

このため、従来技術では２部分書込み動作によって処理
時間の増加を招くという問題があった。

従って２本発明は２部分書込み動作を高速化することの
できる記憶装置の誤り訂正制御装置を提供することを目
的とする。

〔課題を解決するための手段〕

ｔＪｆＪ１図は本発明の原理図である。

本発明は、第１図に示すように、記憶素子７から読出し
た読出しデータと、該記憶素子７へ書込むべき書込みデ
ータとを切換える選択部３と、該選択部３で選択された
データを保持するデータレジスタ４と、読出しデータと
チェックビットからシンドロームを生成するシンドロー
ム生成部ＩＪと、該生成されたシンドロームを保持する
シンドロームレジスタ１３と、該シンドロームレジスタ
１３のシンドロームにより誤り検出を行い、誤り訂正信
号を出力する誤り検出部１２と、該データレジスタ４の
データからチェックビットを生成し且つ該誤り訂正信号
によりチェックビットの補正を行うチェックビット生成
訂正部１４と、該データレジスタ４のデータを誤り訂正
信号により訂正するデータ訂正部１０とを有し２部分書
込み時には、該データレジスタ４の書込みデータから該
チェックビット生成訂正部１４がチェックビットの生成
と補正を行なうとともに、該データ訂正部１０が非書込
みデータの訂正を行なうものである〇〔作用〕 本発明では、第１図（Ｂ）のように、Ｔｌサイクルで２
部分書込みデータがデータレジスタ４に保持され１次の
Ｔ２サイクルで、メモリ素子７からの読出しデータがデ
ータレジスタ４０書込み対象部分以外に保持される。

これと同じサイクルで、読出しデータがシンドローム生
成部１１にてシンドロームが生成され。

シンドロームレジスタ１３に保持される。

更に次のＴ３？イクルで、誤り検出部１２と。

データ訂正部１０と、チェックビット生成訂正部１４に
より、訂正された書込みデータとチェックビットが生成
され、メモリ素子７に書込まれる。

従りて２部分書込み動作時は、読出しデータがデータレ
ジスタ４を１段しか通らないため、３サイクルで動作が
可能であり、大幅な高速化が実現できる。

〔実施例〕

（ａ）　　一実施例の説明 第２図は本発明の一実施例ブロック図である。

図中、第１図及び第４図で示したものと同一のものは同
一の記号で示してあわ、３ａ〜３ｄは各々データ選択部
でアシ、データレジスタの入力として、書込みデータ、
読出しデータのいずれかを選択するもの、４ａ〜４ｄは
各々データレジスタであシ、１バイト分の容量を持ち２
選択部３３〜３ｄからのデータを保持信号Ｔ１〜Ｔ４の
タイミングで保持するものである。

１４ａはチェックビット生成部でアシ、データレジスタ
４ａ〜４ｄの４バイトのデータからチェックビットを生
成するもの、１４ｂはチェックビット訂正部であり２生
成されたチェックビットを誤り訂正信号で補正するもの
である。

この実施例では、ｌワードを４バイトとし、４バイト分
のデータレジスタ４ａ〜４ｄが用意されている。

次に部分書込み動作について、第１図ＣＢ）を用いて説
明する。

ここでは２例として、第１バイト、第２バイトを部分書
込みする場合について説明する。

■　Ｔ１サイクルで、共通バス１に２バイトの部分書込
みデータが出力される。

選択部３８〜３ｄは、書込み対象バイトだけが書込みデ
ータ側に切換わるので、この例では２選択部３ａ、３ｂ
が書込みデータ側に切換わり２選択部３ｃ、３ｄが読出
しデータ側に切換っている。

このため、２バイトの書込みデータは選択部３ａ、３ｂ
を介してデータレジスタ４ａ、４ｂに入力される。

Ｔ、１サイクルでは、保持信号として書込み対象バイト
のみクロック入力されるので、この例では保持信号ＴＩ
、Ｔ２としてクロックが入り、データレジスタ４ａ、４
ｂに２バイトの部分書込みデータが保持される。

■　Ｔ２サイクルでは、メモリ素子７から読出しデータ
とチェックビットがメモリバス８．レシーバ６ｂを介し
シンドローム生成部１１に入力され。

シンドロームカ生成すレ、シンドロームレジスタ１３に
保持される。

この時２選択部３ｃ　、３ｄｌ、か読出し側に切換って
いないため、読出しデータの第３バイト、第４バイトが
選択部３ｃ、３ｄを介してデータレジスタ４ｃ、４ｄに
入力される。

Ｔ２サイクルでは、保持信号として書込み対象バイト以
外にクロックが入るので、この例では保持信号Ｔ３．Ｔ
４としてクロックが入力され、データレジスタ４Ｃ，４
ｄＫ読出しデータが保持される。

■　Ｔ３サイクルでは、シンドロームレジスタ１３の出
力が誤り検出部１４に入力され、読み出しデータで、し
かも部分書込み対象バイト以外に誤りがある時に、誤り
検出部１４がら誤り訂正信号が出力される。

この例では、読出しデータの第３バイト、第４バイトの
中に誤りがあれば、誤り訂正信号は出力されるが、第１
バイト、第２バイトの中に誤りがあっても、誤り訂正信
号は出力されない。

この時、データレジスタ４ａ〜４ｄＫは１部分書込みデ
ータ２バイトと、読出しデータ２バイトが保持されてお
り、これが誉込みデータバイトとなる。

この書込みデータと、誤り訂正信号がデータ訂正部１０
に入力され、読出しデータ部分に誤りがあれば、訂正さ
れる。

又、書込みデータ４バイトは、チェックビット生成部１
４ａに入力され、チェックビットを生成する。

この時、読出しデータ部分の誤りを訂正すると。

チェックビットも変わるため、誤り訂正信号をチェック
ビット訂正部１４ｂに入力し、生成したチェックビット
の補正を行う。

この訂正された書込みデータ４バイトと、補正されたチ
ェックビットがメモリ側ドライバ６ａ。

メモリバス８を介してメモリ素子７に書込まれる。

このようにして２部分書込み動作は３サイクルで済み、
従来は４サイクルかかっていたから。

２５％のスピードアップが得られる。

このように構成しても、書込み、＃！出し動作は従来と
変らない。

第３図は本発明の一実施例タイムチャート図であり、第
３図（５）は書込み動作タイムチャート図。

第３図（Ｔ３）は読出し動作タイムチャート図である。

先づ書込み動作について、第３図（５）により説明する
。

■　Ｔ１サイクルで、共通バス１に書込みデータ４バイ
トが送出される。

４バイトの書込み時は２選択部３３〜３ｄが全て共通バ
ス１側に切換っているので、書込みデータは４バイトと
も共通バス側レシーバ２ａ、選択部３８〜３ｄを介しデ
ータレジスタ４ａ〜４ｄＫ入力される。

この時、保持信号Ｔ１〜Ｔ４としてクロックが入り、デ
ータレジスタ４ａ〜４ｄに４バイトの書込みデータが保
持される。

■　Ｔ２サイクルでは、データレジスタ４ａ〜４ｄの出
力により、チェックビット生成部１４ａでチェックビッ
トが生成される。

誤り検出部１２からは、誤り訂正信号が出力されてない
ので、データレジスタ４ａ〜４ｄの出力は、データ訂正
部１０をスルーで通過しく訂正はされない）、チェック
ビットはチェックビット訂正部１４ｂをスルーで通過し
、メモリ側ドライバ５ａ、　　メモリバス８を介してメ
モリ素子７へ書込まれる。

このようにして書込み動作は、従来と変わシなく、２サ
イクルで終了する。

次に、絖出し動作について、第３図ＣＢ）により説明す
る。

■　Ｔ２サイクルで、メモリ素子７の読出しデータ４バ
イトとチェックビットが、メモリバス８゜メモリ側レシ
ーバ６ｂを介して読み出される。

この時２選択部３ａ〜３ｄは全て読出し側に切換ってい
るため、読出しデータ４バイトは選択部３ａ〜３ｄを介
してデータレジスタ４ａ〜４ｄに入力される。

又、この時に、保持信号Ｔ１〜Ｔ４としてクロックが入
力されるので、データレジスタ４ａ〜４ｄに４バイトの
読出しデータが保持される。

これとともに、読出しデータとチェックビットは、シン
ドローム生成部１１に入力され、シンドロームが生成さ
れ、シンドロームレジスタ１３に保持される。

■　Ｔ３サイクルでは、シンドロームレジスタ１３の出
力が、誤り検出部１２に入力され、読出しデータに誤り
があると、誤り訂正信号が出力される。

この誤り訂正信号と、データレジスタ４３〜４ｄの続出
しデータが、データ訂正部１０に入力さ太きい。

れ、誤りが訂正され、共通バス側ドライバ２ｂを介し、
読出しデータが共通バス１に出力される。

このように、読出し動作も従来と変りない。

（ｂ）　　他の実施例の説明 上述の実施例では、ｌワード４バイトの例で示したが、
２バイト以上なら何バイトであってもよい０ 又、２バイトの部分書込み金側に説明したが。

他のバイト数であってもよい。

以上本発明を実施例により説明したが２本発明は本発明
の主旨に従い種々の変形が可能であり。

本発明からこれらを排除するものではない。

〔発明の効果〕

以上説明した様に２本発明によれば１部分書込み動作を
１つのデータレジスタを用い、データの訂正とチェック
ビットの生成を同時に行なうようにしているので２部分
書込み動作を高速化できるという効果を奏し、具体的に
は２５％の高速化が図れ、主記憶装置の性能向上に寄与
するところが

【図面の簡単な説明】

第１図は本発明の原理図。 第２図は本発明の一実施例ブロック図。 第３図は本発明の一実施例タイムチャート図。 第４図は従来技術の説明図である。 図中、３・・・選択部。 ４・・・データレジスタ。 ７・・・記憶素子。 １０・・・データ訂正部。 １１・・・シンドローム生成部。 １２・・・誤り検出部。 １３・・・シンドロームレジスタ。 １４・・・チェックビット生成訂正部。

Claims (1)

【特許請求の範囲】
1. （１）記憶素子（７）から読出した読出しデータと、該
   記憶素子（７）へ書込むべき書込みデータとを切換える
   選択部（３）と、 該選択部（３）で選択されたデータを保持するデータレ
   ジスタ（４）と、 読出しデータとチェックビットからシンドロームを生成
   するシンドローム生成部（１１）と、該生成されたシン
   ドロームを保持するシンドロームレジスタ（１３）と、 該シンドロームレジスタ（１３）のシンドロームにより
   誤り検出を行い、誤り訂正信号を出力する誤り検出部（
   １２）と、 該データレジスタ（４）のデータからチェックビットを
   生成し且つ該誤り訂正信号によりチェックビットの補正
   を行うチェックビット生成訂正部（１４）と、該データ
   レジスタ（４）のデータを誤り訂正信号により訂正する
   データ訂正部（１０）とを有し、部分書込み時には、該
   データレジスタ（４）の書込みデータから該チェックビ
   ット生成訂正部（１４）がチェックビットの生成と補正
   を行なうとともに、該データ訂正部（１０）が非書込み
   データの訂正を行なうことを 特徴とする記憶装置の誤り訂正制御装置。