JPH0533252U - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプラインの読み出しシーケンスを乱すこ
となく、高速のデータ読み出しができるメモリ制御装置
を提供することを目的としている。 【構成】 メモリに格納されているデータをパイプライ
ン方式を用いて読出す場合において、そのシーケンスの
途中で誤りが検出された時には、その時のメモリのアド
レスをレジスタに記憶させておき、全てのデータ読み出
しが終了した後に、レジスタに記憶されているアドレス
のデータに対して誤り訂正とメモリへの書込みを行なう
ように構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はメモリに格納されているデータを読出すに際し、データの誤り検出・ 訂正機能を有するメモリ制御装置に関する。

【０００２】

【従来の技術】

図３は従来装置の構成例を示すブロック図である。１はデータを格納するメモ リであり、データ部１ａと検査ビット部１ｂから構成されている。メモリ１から 読み出されたデータ検査ビット生成回路２に入り、検査ビットが生成される。一 方、メモリ１からは検査ビットも読み出されてシンドローム生成回路３に入る。 該シンドローム生成回路３の他方の入力には検査ビット生成回路２の出力も入っ ている。

【０００３】 シンドローム生成回路３は、これら検査ビット生成回路２の出力及びメモリ１ の検査ビットを受けてシンドローム（誤り訂正符号）を生成する。このシンドロ ーム生成回路３の出力はシンドローム解析回路４に入る。該シンドローム解析回 路４は、このシンドロームを受けて誤り訂正パターンを推定する。

【０００４】 訂正回路５には、メモリ１から読み出されたデータが入っている。そして該訂 正回路５は、メモリ１から読み出されたデータを、シンドローム解析回路４から の出力（推定された誤り訂正パターン）を基に訂正する。そして、該訂正回路５ からは訂正されたデータが出力される。なお、メモリ１から読み出されたデータ に誤りがない場合には、メモリ１から読み出されたデータはそのまま訂正回路５ を通過して読み出されることはいうまでもない。

【０００５】

【考案が解決しようとする課題】

前述した誤りの検出及び訂正には一定の時間がかかるため、高速にメモリから データを読出す場合（例えばバースト転送）、図４に示すようにパイプライン化 する手法が用いられる。即ち、データの読み出し処理をリード（ＲＥＡＤ）ス テージ、誤り検出・訂正ステージ及び出力ステージの３つのステージから構 成されているものとし、メモリのバンク毎にこれらステージを１ステージずらし て順次実行していく方法である。横軸は時間、縦軸はメモリバンクである。この パイプライン手法を用いると、１つのバンクの読み出し処理が終わるまで、次の バンクの読み出し処理を待っている必要がなくなるので、高速の処理を行うこと ができる。

【０００６】 しかしながら、このパイプラインの途中で誤りが検出されると、メモリ１に対 して正しいデータを書き込む処理が入るため、この間他のラインのパイプライン も動作が停止する。そして、正しいデータの書き込み処理が終了したら、通常の 処理に戻りパイプライン処理が続行される。このため、誤り検出時にはパイプラ インの動きが乱れ、複雑な制御をしなければならないという問題があった。

【０００７】 本考案はこのような課題に鑑みてなされたものであって、パイプラインの読み 出しシーケンスを乱すことなく、高速のデータ読み出しができるメモリ制御装置 を提供することを目的としている。

【０００８】

【課題を解決するための手段】

前記した課題を解決する本考案は、メモリに格納されているデータをパイプラ イン方式を用いて読出す場合において、そのシーケンスの途中で誤りが検出され た時には、その時のメモリのアドレスをレジスタに記憶させておき、全てのデー タ読み出しが終了した後に、レジスタに記憶されているアドレスのデータに対し て誤り訂正とメモリへの書込みを行なうようにしたことを特徴としている。

【０００９】

【作用】

パイプラインシーケンスの途中で誤りが検出されたメモリアドレスに対しては 、全てのデータ転送が終わった後に、メモリへの正しいデータ書き込みを行うよ うにする。このようなシーケンスをとることにより、パイプラインシーケンスが 乱されることなく、高速でデータ読み出しを行うことができる。

【００１０】

【実施例】

以下、図面を参照して本考案の実施例を詳細に説明する。 図１は本考案の一実施例を示す構成ブロック図である。図３と同一のものは、 同一の符号を付して示す。図において、１０はＣＰＵ、１１は該ＣＰＵ１０とデ ータバスを介して接続される双方向性バッファ、１２は該双方向性バッファ１１ からのデータを受けて検査ビットを生成する検査ビット生成回路で、その出力は メモリ１の検査ビット部１ｂに格納される。

【００１１】 １３はメモリ１の出力を一時保持するレジスタ（以下Ａレジスタという）、１ ４は訂正回路５の出力を一時保持するレジスタ（以下Ｂレジスタという）である 。該Ｂレジスタの出力は双方向性バッファ１１の出力部にフィードバックされて いる。

【００１２】 １５はアドレスバスと接続されて特定のアドレスをストア信号で保持するレジ スタ（以下Ｃレジスタという）、１６は特定のメモリバンク番号をストア信号で 保持するレジスタ（以下Ｄレジスタという）である。Ｄレジスタの出力は、Ｃレ ジスタの出力と合成されている。２０はＣＰＵ１０からのスタート信号で起動さ れると共に、シンドローム解析回路４からのエラー信号を受けて全体の制御を行 う制御回路である。前記Ｃレジスタ及びＤレジスタのストア信号は、この制御回 路２０から出力される。また、該制御回路２０はＤレジスタにバンク数を与えて いる。

【００１３】 １７はアドレスバス，レジスタＣの出力を受けて、制御回路２０からのセレク ト信号により切り替えていずれか一方をセレクトするマルチプレクサである。該 マルチプレクサ１７の出力は、メモリ１にアドレス信号として与えられる。この ように構成された回路の動作を説明すれば、以下のとおりである。 （ＣＰＵがメモリ１にデータを書き込む場合） 制御回路２０は、ＣＰＵ１０からのスタート信号を受けると、マルチプレクサ １７を通常のアドレス側に設定する。そして、ＣＰＵ１０から出力されたデータ は、バッファ１１を介してメモリ１に入る。一方、検査ビット生成回路１２は、 ＣＰＵ１０から出力されたデータから検査ビットを生成する。そして、この検査 ビットはメモリ１に入る。このようにして、メモリ１にはデータと検査ビットが マルチプレクサ１７からのアドレス及びバンクに従って順次書き込まれていく。 （ＣＰＵがメモリ１からデータをバーストモードで読み出す場合） 図２のパイプラインシーケンスに従って説明する。制御回路２０は、ＣＰＵ１ ０からのスタート信号を受けると、マルチプレクサ１７を通常のアドレス側に設 定する。制御回路２０は、メモリ１にリード信号を与え、アドレス及びバンクで 示される番地のデータ及び検査ビットが読み出されてレジスタＡに保持される（ Ｔ１ステージ）。

【００１４】 次に、誤り検出・訂正のステージでデータが正常の場合には、レジスタＡから 読み出されたデータがそのままレジスタＢに保持される。次に、シンドローム解 析回路４で誤りが検出された場合には、訂正回路５は訂正可能ならデータを訂正 してレジスタＢに正しいデータを保持すると共に、制御回路２０にエラー信号を 通知する。制御回路２０はこのエラー信号を受けると、レジスタＣ，レジスタＤ にストア信号を与え、この時のアドレス及びメモリバンク数をそれぞれのレジス タに保持しておく。一方、同時に次のバンクのデータが読み出されレジスタＡに 保持される（Ｔ２ステージ）。

【００１５】 レジスタＢに保持されているデータは、ＣＰＵ１０に転送される。それと同時 に、Ｔ２ステージで読出したデータは誤り検出モードになり、新たなバンクのデ ータが読み出され、レジスタＡに保持される（Ｔ３ステージ）。以上のシーケン スを逐次繰り返していく。この例では、４サイクルの転送が終了した後、保存さ れているエラーアドレスとバンク数から誤りのあったデータを再び読み出し、訂 正した後再書き込みを行う。

【００１６】 具体的に説明する。例えば１サイクル目に誤りがあったものとする。この時の アドレスはＣレジスタに、バンク数はＤレジスタに保存されている。４サイクル のデータ転送が終了した後、制御回路２０はマルチプレクサ１７に切り替え信号 を与え、Ｃレジスタ及びＤレジスタの出力をメモリ１に与え、そのアドレス及び バンクで指定される番地のデータが読み出される（Ｔ７ステージ）。

【００１７】 そして、この誤りのあったデータを再度読出してシンドローム解析回路４で解 析して、訂正回路５で元の正しいデータに訂正した後、レジスタＢに保持する（ Ｔ８ステージ）。このＢレジスタに保持されたデータは読み出されて、メモリ１ に与えられる。制御回路２０は、メモリ１に書き込み信号を与えて、Ｃレジスタ 及びＤレジスタで与えられる番地に訂正されたデータを書き込む（Ｔ９ステージ ）。

【００１８】 このように、本考案は全てのデータ転送が終了した後、レジスタＣ，Ｄに保存 されていた誤りデータを格納しているアドレス及びバンクを元にメモリ１から誤 りデータを読み出し、訂正した後再度同じ番地に書き込むようにしている。従っ て、パイプライン動作シーケンスには影響を与えずに、データの訂正を行うこと ができる。なお、誤り検出・訂正のステージで、訂正不可能な誤りが検出された 場合には、そのデータ出力時にシンドローム解析回路４からその旨の誤り信号を ＣＰＵ１０に通知するようにしている。

【００１９】

【考案の効果】

以上、詳細に説明したように、本考案によればデータに誤りがあったかどうか にかかわらず、誤りのあったメモリアドレスはレジスタに保存しつつパイプライ ンによるバーストデータ転送シーケンスを続行し、全てのデータ転送シーケンス が終了した後に、誤りのあったデータを訂正してメモリに再書き込みを行うよう にしているので、パイプラインの読み出しシーケンスを乱すことなく、高速のデ ータ読み出しができるメモリ制御装置を提供することができる。

【図面の簡単な説明】

【図１】本考案の一実施例を示す構成ブロック図であ
る。

【図２】本考案によるパイプラインシーケンスの説明図
である。

【図３】従来装置の構成例を示すブロック図である。

【図４】パイプラインデータ読み出し方式の説明図であ
る。

【符号の説明】 １ メモリ １ａ データ部 １ｂ 検査ビット部 ２ 検査ビット生成回路 ３ シンドローム生成回路 ４ シンドローム解析回路 ５ 訂正回路 １０ ＣＰＵ １１ 双方向性バッファ １２ 検査ビット生成回路 １３ レジスタ １４ レジスタ １５ レジスタ １６ レジスタ １７ マルチプレクサ ２０ 制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 メモリに格納されているデータをパイプ
   ライン方式を用いて読出す場合において、そのシーケン
   スの途中で誤りが検出された時には、その時のメモリの
   アドレスをレジスタに記憶させておき、全てのデータ読
   み出しが終了した後に、レジスタに記憶されているアド
   レスのデータに対して誤り訂正とメモリへの書込みを行
   なうようにしたことを特徴とするメモリ制御装置。