JPH0273599A - シフトレジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシフトレジスタに係り、特に各々２個以上のイ
ンバータを持つ単位ビット回路を複数段直列に接続して
なる回路構成のシフトレジスタに関する。

各々２個以上のインバータを持つ単位ビット回路が複数
段直列に接続された回路構成のインバータは集積回路化
されており、ディジタル回路の遅延回路や循環メモリ、
固体搬像装置の走査回路（スキャナ）などに広く使用さ
れている。

一方、集積回路は高集積化を求められ、それに伴い消費
電力が増加する。この消費電力の増加は発熱量を大とし
、集積回路動作時の特性変化（経年変化）をもたらし、
信頼性を低下させる。この発熱を押えるには冷却器を用
いればよいが、そうするとシステムの大型化につながり
好ましくない。

従って、高集積化されたシフトレジスタにおいては、消
費電力を低減することが望まれる。

〔従来の技術〕

第３図は従来のシフトレジスタの単位ビット回路の一例
の回路図を示す。従来のシフトレジスタは第３図（ａ）
に示す単位ビット回路が複数段直列に接続された回路構
成である。

第３図（ａ）において、Ｑ＋　、Ｑｚ及びＱｚは夫々ｎ
チャンネルＭＯ８型電界効果トランジスタで、トランジ
スタＱ１のドレイン又はソースとトランジスタＱ３のト
レイン又はソースとの間には２つのインバータ１．２が
夫々直列に接続され、かつ、トランジスタＱ３のドレイ
ンとソースが接続されている。

インバータ１及び２は夫々同一構成で、共に第３図（ｂ
）に示す如くエンハンスメント型のＭＯ８型電界効果ト
ランジスタＱ４及びＱ５からなり、トランジスタＱ４の
ゲート・ドレイン間が接続され、かつ、トランジスタＱ
５のゲートに入力電圧ｖＩＮを入力し、そのドレインと
０４のソースの接続点より出力電圧Ｖ。ｔｌＴを取り出
す、所；ｆｆＥ／Ｅ形インバータと呼ばれる回路構成で
ある。

なお、トランジスタ０１〜Ｑ５はｎチャンネルではある
が、ｎチャンネルでもよい。

第３図（ａ）において、トランジスタＱｌのゲートに印
加されるクロックφ１と、トランジスタＱ２及びＱｚに
夫々印加されるクロックφ２は２相クロツクで、周期は
同一であるが、その゛Ｈパレベル期間が異なる。

まずクロックφ１が“′Ｈ“レベルで、φ２がＩＩ　Ｌ
　Ｉ＋レベルの期間には、トランジスタＱ＋がオン、Ｑ
ｚ及びＱｚが夫々オフであり、前ビットの単位ビット回
路からのディジタル信号がトランジスタＱ１を通してイ
ンバータ１に印加され、ここで位相反転された後、更に
インバータ２に供給されて再度位相反転される。

従って、インバータ２からはインバータ１の入力と同−
論理値のディジタル信号が取り出され、これがシフトレ
ジスタの１ビツトの出力として負荷へ出力される一方、
１〜ランジスタＱ２　、Ｑｚに印加される。

次にクロックφ２が゛′Ｈ″レベルで、φ１が１１１　
Ｉ＋レベルとなり、トランジスタＱ１がオフ。

Ｑｚ及びＱｚが夫々オンとなる。これにより、インバー
タ２の出力ディジタル信号が１−ランジスタＱ３を通し
て次ビットの単位ビット回路へ転送される一方、トラン
ジスタＱ２を通してインバータ１へフィードバックされ
る。このフィードバックによりインバータ１の入力電位
が保持され、リーク電流によるレベル低下を防止できる
。

以下、上記と同様の動作が繰り返され、クロックφ１が
″゛Ｈ″Ｈ″レベル毎に前ビット出力が入力され、クロ
ックφ２が゛Ｈ″レベルになる毎に単位ビット回路の１
ビツト出力が次ビットへ転送される。

〔発明が解決しようとする課題〕

第３図（ａ）、（ｂ）に示す構成の単位ビット回路を有
する従来のシフトレジスタの消費電力は、インバータ１
及び２の消費電力で決まる。インバータ１及び２は夫々
第３図（ｂ）に示す構成であり、入力電圧■ＩＮが“ビ
レベルのときには、トランジスタＱ５がオフなのでトラ
ンジスタＱ４を介してＶＤから゛′Ｈ″レベルの出力電
圧Ｖｏυ■が取り出される。また、入力電圧ＶＩＮが″
Ｈ”レベルのときはトランジスタＱ５がオンとなるので
、出力電圧Ｖ。Ｕ□は゛Ｌ″レベルとなる。

従って、第３図（ｂ）に示すＥ／Ｅ形インバータ１，２
の入力電圧対電流特性（１−Ｖ特性）は第４図に示す如
くになり、入力電圧ＶＩＮが“ＨＪ＋レベルのときには
電流が消費される。

しかして、従来のシフトレジスタでは、単位ビット回路
内のインバータが第３図（ａ＞に示す如くインバータ１
及び２が直列接続された構成であるため、常にどちらか
一方のインバータの入力電圧が″Ｈ”レベルであり、常
に電流が流れることになる。このため、従来のシフトレ
ジスタは単位ビット回路内のインバータの定常電流が流
れることによる消費電力が大きく、ビット数の増加に伴
い、消費電力も増加した。

この消費電力を低減するためにインバータとして０ＭＯ
８を用いる方法が知られているが、この場合にはｐチャ
ンネルとｎチャンネルのＭＯ３型電界効果トランジスタ
が必要で、Ｅ／Ｅ形インバータに比べて素子分離領域が
広いために集積回路の高密度化に不利であり、またイン
バータの製造工程も長くなるという欠点があった。

本発明は、上記の点に鑑みてなされたもので、０ＭＯ８
を用いないで消費電力を低減し得るシフトレジスタを提
供することを目的とする。

（課題を解決するための手段） 本発明のシフトレジスタは、単位ビット回路内の２個以
上のインバータの各々を第１及び第２のエンハンスメン
ト型電界効果トランジスタで構成し、そのうちＩＪＲの
インバータ内の第２のエンハンスメント型電界効果トラ
ンジスタのゲートを、その直前のインバータ内の第１の
エンハンスメント型電界効果トランジスタのゲートに接
続する構成としたものである。

ここで、上記第１のエンハンスメント型電界効果トラン
ジスタはそのゲートに前段の信号が入力されるトランジ
スタで、上記第２のエンハンスメント型電界効果トラン
ジスタは第１のエンハンスメント型電界効果トランジス
タに対し電源側に接続されている。

〔作用〕

本発明ではインバータの個数が２個の場合、負荷への出
力が１１１１１レベルのとき、負荷へ単位ビット回路の
信号を出力する最終段のインバータ（第３図（ａ）では
２に相当）の入力は′１」”レベルで、前ビットの単位
ビット回路の信号が入力される初段のインバータ（第３
図（ａ）では１に相当）の入力は“Ｌ″レベルある。

本発明における単位ビット回路内のインバータはＥ／Ｅ
形インバータであり、第４図と共に説明したように入力
電圧が゛Ｈ″レベルのときだけ電流が流れる。入力電圧
が°゛Ｈ″Ｈ″レベルが流れるのは、第１及び第２のエ
ンハンスメント型電界効果トランジスタの両方が同時に
オン状態となっているからで、一方のトランジスタがオ
フならば電流は流れない。

従って、消ｖ！電力を抑えるには上記の両トランジスタ
の一方をオフとすればよいことになる。

従って、負荷への出力がＩＩ　Ｌ　ＩＴレベルのときは
、前記初段のインバータは電流が流れないことは従来と
同様であるが、本発明では更にこの場合前記最終段のイ
ンバータ内の第２のエンハンスメント型電界効果トラン
ジスタのゲートに、前記初段のインバータの入力と同じ
“Ｌ″レベル入力されるので、該第２のエンハンスメン
ト型電界効果トランジスタはオフとなり、最終段のイン
バータにも電流が流れないようにできる。

なお、出力が’　Ｈ”レベルのときは、前記Ｒ終段のイ
ンバータには電流が流れないが前記初段のインバータに
は電流が流れる。

単位ビット回路内のインバータの個数が３個以上の場合
も同様であり、前段のインバータの第１のエンハンスメ
ン１〜型電界効果トランジスタとその直後のインバータ
の第２のエンハンスメント型電界効果トランジスタの各
ゲート同志を接続することにより、本発明では出力が゛
′Ｌ″ルベルであるインバータとその直前のインバータ
の電力消費を防止することができる。

〔実施例〕

第１図は本発明の要部の一実施例の回路図を示す。同図
中、第３図と同一構成部分には同一符号を付し、その説
明を省略する。本実施例のシフトレジスタの単位ビット
回路は、インバータ３と４の８１２個を有している。

インバータ３及び４はいずれもＥ／Ｅ形インバータで、
インバータ３はｎチャンネルのエンハンスメント型′眉
界効果トランジスタＱ６及びＱ７より構成され、インバ
ータ４はｎチャンネルのエンハンスメント型電界効果ト
ランジスタＱ８及びＱ９より構成されている。

インバータ３は従来のＥ／Ｅ形インバータと同様に、ゲ
ートに信号が入力される第１のトランジスタＱ６と、そ
の電源側に負荷として接続された第２のトランジスタＱ
７とよりなり、第２のｉ〜ランジスタＱ７のゲートとド
レインは接続されている。

これに対し、インバータ４は従来のＥ／Ｅ形インバータ
と異なり、ゲートに信号が入力される第１のトランジス
タＱ８と、その電源側に負荷として接続された第２のト
ランジスタＱ９とよりなり、第２のトランジスタＱ９の
ゲートはトランジスタＱ６のゲートに接続され、インバ
ータ３の入力電圧Ｖ１と同一の電圧が入力される。

これにより、インバータ３の電流対入力電圧特＋１（１
−Ｖ特性）１ま、第４図に示した従来のインバータ１，
２と同一の第２図（ａ）に示す特性となり、入力電圧ｖ
１が゛Ｈ″レベルのときはトランジスタＱｓ　、Ｑ７に
電流■１が流れる。

一方、インバータ４の電流対入力電圧特性（ＩＶ特性）
は、第２図（ｂ）に示す如くになる。

すなわら、入力電圧ｖ１が゛Ｌ″レベルのときにはトラ
ンジスタＱ８がオンとなるが、トランジスタＱ９が入力
電圧ｖ１によりオフとなるので電流Ｉ２は流れず、また
入力電圧Ｖ１が゛Ｈ″レベルのときにはトランジスタＱ
９がオンとなるが、トランジスタＱ８がインバータ３よ
りの゛Ｌ″レベルの出力によりオフとなるので電流■２
は流れない。

従って、第２図（ａ）、（ｂ）かられかるように、入力
電圧Ｖ＋がＩ　Ｌ　ｌ″レベルとき、すなわち、単位ビ
ット回路より負荷へ出力される出力電圧が゛Ｌ′ルベル
のときにはインバータ３及び４の両方に電流が流れない
ので、このときの電力消費を防止することができる。

従って、負荷への出力電圧が゛Ｈ″レベルの単位ビット
回路の消費電力が従来と同じでも、負荷への出力電圧が
“Ｌ　ＩＩレベルの単位ビット回路の消ｕカが殆ど零な
ので、シフトレジスタ全体としてみればその消費電力を
低減することができる。

このため、固体撮像装置の走査回路として用いられるシ
フトレジスタのように、出力がＩＩ　ＨＩ＋レベルとな
るのは１〜２ビット程度で、残りの多くのビット出力が
すべてＩＩ　Ｌ　１ルベルであるシフトレジスタに本発
明を適用した場合、特に効果的である。例えば、１００
ビツト中、１ビツトだけが１１　ＨＩＩレベルならば、
消費電力を従来の４／１００倍に低減することができる
。

なお、本発明は上記の実施例に限定されるものではなく
、例えば、単位ビット回路内のインバータの個数は、付
加的な性質をもたせる場合などのため３個以上でもよい
。

〔発明の効果〕

上述の如く、本発明によれば、負荷への出力が“Ｌ″レ
ベルある単位ビット回路の電力消費を防止することがで
きるので、シフトレジスタ全体の消費電力を従来に比し
低減することができ、特に“ＨＩＩレベルのビット出力
が少ない動作をさせるシフトレジスタに適用した場合は
大幅に消￥２？［ｆ力を低減することができ、また０Ｍ
Ｏ８を用いなくてもよいのでシフトレジスタの高集積回
路化に好適であり、更に従来に比し消費電力による発熱
量を抑えることができるので、冷却器は不要である等の
特長を有するものである。

を示す。

Claims (1)

1. 【特許請求の範囲】 　各々２個以上のインバータ（３、４）を持つ複数の単
   位ビット回路が直列に接続された構成のシフトレジスタ
   において、 前記単位ビット回路の各インバータ（３、４）は夫々前
   段の出力信号がゲートに印加される第１のエンハンスメ
   ント型電界効果トランジスタ（Ｑ＿６、Ｑ＿８）と、該
   第１のエンハンスメント型電界効果トランジスタ（Ｑ＿
   ６、Ｑ＿８）に対し電源側に接続された第２のエンハン
   スメント型電界効果トランジスタ（Ｑ＿７、Ｑ＿９）と
   で構成され、そのうち後段のインバータ（４）内の該第
   ２のエンハンスメント型電界効果トランジスタ（Ｑ＿９
   ）のゲートを、その直前のインバータ（３）内の該第１
   のエンハンスメント型電界効果トランジスタ（Ｑ＿６）
   のゲートに接続したことを特徴とするシフトレジスタ。