JPS6284618A - 電圧レベル変換用回路装置 - Google Patents
電圧レベル変換用回路装置Info
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- JPS6284618A JPS6284618A JP61231084A JP23108486A JPS6284618A JP S6284618 A JPS6284618 A JP S6284618A JP 61231084 A JP61231084 A JP 61231084A JP 23108486 A JP23108486 A JP 23108486A JP S6284618 A JPS6284618 A JP S6284618A
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- output
- input
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Links
- 238000006243 chemical reaction Methods 0.000 title claims description 7
- 230000000295 complement effect Effects 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、入力端子における論理的入力レベルを出力端
子における同一の論理状態に相当する他の論理的出力レ
ベルに変換するための電圧レベル変換用回路装置に関す
る。
子における同一の論理状態に相当する他の論理的出力レ
ベルに変換するための電圧レベル変換用回路装置に関す
る。
異なる論理ファミリを有する論理回路装置のマツチング
は、誤機能を防止するため、レベル変換器を必要とする
。たとえばバイポーラ−レベルはＴＴＬ回路では発生さ
れ得ない。公知のスタティックレベル変換器は、論理“
低”レベルにおいて横断電流を惹起し、従って損失電力
を有するという欠点を持つ。損失電力の低減は一般に、
また高度に複雑な回路装置では特に、不可欠であるので
、できるかぎり損失電力の小さいレベル変換器が望まれ
る。
は、誤機能を防止するため、レベル変換器を必要とする
。たとえばバイポーラ−レベルはＴＴＬ回路では発生さ
れ得ない。公知のスタティックレベル変換器は、論理“
低”レベルにおいて横断電流を惹起し、従って損失電力
を有するという欠点を持つ。損失電力の低減は一般に、
また高度に複雑な回路装置では特に、不可欠であるので
、できるかぎり損失電力の小さいレベル変換器が望まれ
る。
本発明の目的は、冒頭に記載した種類の電圧レベル変換
用回路装置であって、できるかぎり損失電力の小さい回
路装置を提供することである。
用回路装置であって、できるかぎり損失電力の小さい回
路装置を提供することである。
この目的は、本発明によれば、クロック制御される入力
段と、その後に接続されているインバータ段と、その後
に接続されているクロック制御されるラッチとを含んで
いることを特徴とする電圧レベル変換用回路装置により
達成される。
段と、その後に接続されているインバータ段と、その後
に接続されているクロック制御されるラッチとを含んで
いることを特徴とする電圧レベル変換用回路装置により
達成される。
本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。
あげられている。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
図面に示されているように、本発明による回路装置は、
クロック制御される入力段と、その後に接続されている
インバータ段と、その後に接続されているクロック制御
されるラッチとを含んでいる。この回路装置は１つの電
圧供給源のバイポーラ−レベルを有する２つの極から給
電される。たとえば端子ＵＤＤの電圧は＋５ｖであり、
端子ＵＳＳの電圧は一５Ｖである。入力段は、出力回路
で直列に電圧供給源のこれらの極の間に接続されている
３つのＭｏＳトランジスタを含んでおり、それらのうち
直列接続されている２つのトランジスタＭＰＩおよびＭ
Ｐ２はｐチャネル形式、また第３のトランジスタＭＮＩ
はｎチャネル形式である。中央のトランジスタＭＰ２は
そのゲートで、変換すべき論理的入力レベルを与えられ
る入力端子ＵＥに接続されている。
クロック制御される入力段と、その後に接続されている
インバータ段と、その後に接続されているクロック制御
されるラッチとを含んでいる。この回路装置は１つの電
圧供給源のバイポーラ−レベルを有する２つの極から給
電される。たとえば端子ＵＤＤの電圧は＋５ｖであり、
端子ＵＳＳの電圧は一５Ｖである。入力段は、出力回路
で直列に電圧供給源のこれらの極の間に接続されている
３つのＭｏＳトランジスタを含んでおり、それらのうち
直列接続されている２つのトランジスタＭＰＩおよびＭ
Ｐ２はｐチャネル形式、また第３のトランジスタＭＮＩ
はｎチャネル形式である。中央のトランジスタＭＰ２は
そのゲートで、変換すべき論理的入力レベルを与えられ
る入力端子ＵＥに接続されている。
両トランジスタＭＰ２およびＭＮＩの出力回路の接続点
、すなわちＭＰ２およびＭＮＩのドレイン端子は、同じ
く電圧供給源の両極ＵＤＤおよびＵＳＳから給電される
２つのトランジスタＭＰ３およびＭＮ２から成る後続の
インバータ段の制御入力端と接続されている。トランジ
スタＭＰ３およびＭＮ２のゲートは互いに接続されてお
り、また両トランジスタの出力回路の接続点は、後続の
ラッチＬＡＴＣＨの入力端に相当するインバータ段の出
力端を形成する。インバータ段の出力端には、まだ所要
の論理的出力レベルに相当しない電圧レベルＵＡが生じ
ている。
、すなわちＭＰ２およびＭＮＩのドレイン端子は、同じ
く電圧供給源の両極ＵＤＤおよびＵＳＳから給電される
２つのトランジスタＭＰ３およびＭＮ２から成る後続の
インバータ段の制御入力端と接続されている。トランジ
スタＭＰ３およびＭＮ２のゲートは互いに接続されてお
り、また両トランジスタの出力回路の接続点は、後続の
ラッチＬＡＴＣＨの入力端に相当するインバータ段の出
力端を形成する。インバータ段の出力端には、まだ所要
の論理的出力レベルに相当しない電圧レベルＵＡが生じ
ている。
両トランジスタＭＰＩおよびＭＮＩのゲートおよびラッ
チの制御入力端は、クロック信号を与えられる端子Ｔと
接続されている。クロック入力端が高い電位を有すると
、トランジスタＭＰＩは遮断状態となり、トランジスタ
ＭＮＩは導通状態となる。それにより入力端子ＵＥの論
理状態に関係なくインバータ段の入力端は低い電位にあ
り、また端子ＵＡにおけるその出力信号は高い電位にあ
る。クロック制御されるラッチＬＡＴＣＨは、その出力
端ＵＡにおける論理的出力信号を正のクロックサイクル
の間は保ち、また端子ＵＡ’の出力レベルをブロックす
る役割をする。
チの制御入力端は、クロック信号を与えられる端子Ｔと
接続されている。クロック入力端が高い電位を有すると
、トランジスタＭＰＩは遮断状態となり、トランジスタ
ＭＮＩは導通状態となる。それにより入力端子ＵＥの論
理状態に関係なくインバータ段の入力端は低い電位にあ
り、また端子ＵＡにおけるその出力信号は高い電位にあ
る。クロック制御されるラッチＬＡＴＣＨは、その出力
端ＵＡにおける論理的出力信号を正のクロックサイクル
の間は保ち、また端子ＵＡ’の出力レベルをブロックす
る役割をする。
負のクロックサイクルの際にはトランジスタＭＮ１は遮
断状態となり、トランジスタＭＰＩは導通状態となる。
断状態となり、トランジスタＭＰＩは導通状態となる。
出力回路でトランジスタＭＰＩの出力回路と直列に接続
されているトランジスタＭＰ２のスイッチング状態に関
係して、後続のインバータ段の入力端は高い電位もしく
は低い電位にある。その際にインバータ段は正の電圧Ｕ
ＤＤもしくは負の電圧ＵＳＳを出力端子ＵＡに接続する
。
されているトランジスタＭＰ２のスイッチング状態に関
係して、後続のインバータ段の入力端は高い電位もしく
は低い電位にある。その際にインバータ段は正の電圧Ｕ
ＤＤもしくは負の電圧ＵＳＳを出力端子ＵＡに接続する
。
入力端子ＵＥがたとえば零電位を有すると、トランジス
タＭＰ２は導通状態となり、またトランジスタＭＰ３お
よびＭＮ２を有するインバータ段の出力端に高い電位が
生じ、従って出力端子ＵＡに負の電位ＵＳＳが生ずる。
タＭＰ２は導通状態となり、またトランジスタＭＰ３お
よびＭＮ２を有するインバータ段の出力端に高い電位が
生じ、従って出力端子ＵＡに負の電位ＵＳＳが生ずる。
入力端子ＵＥの電位が高い電位にあると、トランジスタ
ＭＰ２は遮断状態となり、またインバータ段の出力端は
低い電位にあるので、出力端子ＵＡは正の電位ＵＤＤを
有する。これらの場合にそれぞれ端子ＵＡの電位はラン
チの入力端にもその出力端子ＵＡにも伝達される。
ＭＰ２は遮断状態となり、またインバータ段の出力端は
低い電位にあるので、出力端子ＵＡは正の電位ＵＤＤを
有する。これらの場合にそれぞれ端子ＵＡの電位はラン
チの入力端にもその出力端子ＵＡにも伝達される。
相補性の金属酸化物トランジスタによる入力段およびイ
ンバータ段の構成により、電圧供給源の両極ＵＤＤおよ
びＵＳＳの間の無視し得ない横断電流は、トランジスタ
ＭＰＩおよびＭＮＩまたはＭＰ３およびＭＮ２がそれら
のスイッチング状態を変更する瞬間にのみ流れ、その際
にクロック制御されるトランジスタＭＰＩおよびＭＮＩ
では追加的に制御トランジスタＭＰ２も導通していなけ
ればならない。従って、電圧レベル変換のためのこのダ
イナミー７りな回路装置の損失電力は、相補性の金属酸
化物半導体論理素子により構成されていない回路装置に
くらべて非常にわずかである。
ンバータ段の構成により、電圧供給源の両極ＵＤＤおよ
びＵＳＳの間の無視し得ない横断電流は、トランジスタ
ＭＰＩおよびＭＮＩまたはＭＰ３およびＭＮ２がそれら
のスイッチング状態を変更する瞬間にのみ流れ、その際
にクロック制御されるトランジスタＭＰＩおよびＭＮＩ
では追加的に制御トランジスタＭＰ２も導通していなけ
ればならない。従って、電圧レベル変換のためのこのダ
イナミー７りな回路装置の損失電力は、相補性の金属酸
化物半導体論理素子により構成されていない回路装置に
くらべて非常にわずかである。
入力段およびインバータ段用のトランジスタとしてはＣ
ＭＯ３半導体論理素子として接続されたｎおよびｐチャ
ネル形式の金属酸化物トランジスタが適している。
ＭＯ３半導体論理素子として接続されたｎおよびｐチャ
ネル形式の金属酸化物トランジスタが適している。
図面は本発明による電圧レベル変換用回路装置の回路図
である。 ＬＡＴＣＨ・・・ラッチ、ＭＰ１、ＭＰ２、ＭＨＩ・・
・入力段、ＭＰ３、ＭＮ２・・・インバータ段、Ｔ・・
・クロック入力端、ＵＡ・・・出力端子、ＵＥ・・・入
力端子、ＵＤＤ、ＵＳＳ・・・電圧供給源の両極。
である。 ＬＡＴＣＨ・・・ラッチ、ＭＰ１、ＭＰ２、ＭＨＩ・・
・入力段、ＭＰ３、ＭＮ２・・・インバータ段、Ｔ・・
・クロック入力端、ＵＡ・・・出力端子、ＵＥ・・・入
力端子、ＵＤＤ、ＵＳＳ・・・電圧供給源の両極。
Claims (1)
- 【特許請求の範囲】 １）入力端子（ＵＥ）における論理的入力レベルを出力
端子（ＵＡ）における同一の論理状態に相当する他の論
理的出力レベルに変換するための電圧レベル変換用回路
装置において、クロック制御される入力段（ＭＰ１、Ｍ
Ｐ２、ＭＮ１）と、その後に接続されているインバータ
段（ＭＰ３、ＭＮ２）と、その後に接続されているクロ
ック制御されるラッチ（ＬＡＴＣＨ）とを含んでいるこ
とを特徴とする電圧レベル変換用回路装置。 ２）入力段が、出力回路で直列に接続されている３つの
トランジスタ（ＭＰ１、ＭＰ２、ＭＮ１）を含んでおり
、それらのうち相前後して位置する２つのトランジスタ
（ＭＰ１、ＭＰ２）は一方のチャネル形式、また第３の
トランジスタ（ＭＮ１）は他方のチャネル形式であり、
中央のトランジスタ（ＭＰ２）はその制御入力端で入力
端子（ＵＥ）に、また出力端子で後続のインバータ段（
ＭＰ３、ＭＮ２）に接続されており、また外側の２つの
相補性トランジスタ（ＭＰ１、ＭＮ１）のゲート端子は
クロック入力端（Ｔ）と接続されていることを特徴とす
る特許請求の範囲第１項記載の回路装置。 ３）インバータ段（ＭＰ３、ＭＮ２）の出力端（ＵＡ）
がクロック制御されるラッチ（ＬＡＴＣＨ）の入力端（
ＵＡ′）と、またラッチの出力端が出力端子（ＵＡ）と
接続されていることを特徴とする特許請求の範囲第１項
または第２項記載の回路装置。 ４）相補性の金属酸化物半導体論理素子により構成され
ていることを特徴とする特許請求の範囲第１項ないし第
３項のいずれか１項に記載の回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3534867 | 1985-09-30 | ||
| DE3534867.4 | 1985-09-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6284618A true JPS6284618A (ja) | 1987-04-18 |
Family
ID=6282378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231084A Pending JPS6284618A (ja) | 1985-09-30 | 1986-09-29 | 電圧レベル変換用回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0218940A1 (ja) |
| JP (1) | JPS6284618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009133213A (ja) * | 2007-11-28 | 2009-06-18 | Ibiden Co Ltd | 排気管 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432462A (en) * | 1993-04-30 | 1995-07-11 | Motorola, Inc. | Input buffer circuit having sleep mode and bus hold function |
| GB9805882D0 (en) | 1998-03-20 | 1998-05-13 | Sharp Kk | Voltage level converters |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641580A (en) * | 1979-09-13 | 1981-04-18 | Toshiba Corp | Mos decoder circuit |
| US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
-
1986
- 1986-09-16 EP EP86112804A patent/EP0218940A1/de not_active Withdrawn
- 1986-09-29 JP JP61231084A patent/JPS6284618A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009133213A (ja) * | 2007-11-28 | 2009-06-18 | Ibiden Co Ltd | 排気管 |
| US8844576B2 (en) | 2007-11-28 | 2014-09-30 | Ibiden Co., Ltd. | Exhaust pipe |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0218940A1 (de) | 1987-04-22 |
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