JPH0273747A - 交換処理待ちキュー優先制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野ン 本発明はパケット交換機ｔこおけるデータ処理方式に関
し、特にパケットデータの交換処理の優先制御方式に関
する。

（従来の技術〕 従来、複数の優先順位の異なるパケットデータの交換処
理を行うパケット交換機においては。

パケットデータ全格納するメモリ上に処理の優先順位の
異なるパケットデータごとに交換処理待ちキューを作成
している。この九め、メモリ上のあらかじめ決められ念
エリアに待ちキューの有無を示すフラグと、処理待ちキ
ューの先頭のキューの格納アドレス會示すヘッドポイン
タと、最終キューの格納アドレスを示すテールポインタ
とを処理待ちキューの種類分だけ設け。

最終キューを除くすべてのキューは次のキューの格納ア
ドレスがキュー内の先頭から数えて固定番地となるあら
かじめ決められたエリアに格納する方式が採用されてい
る。これにより、同一の優先順位のパケットデータをキ
ューとして連結している。

プロセサが交換処理を行う場合には、先の固定エリアの
キューの有無全示すフラグの情報を優先順位の高論もの
から順番に読取る。この場合に待ちキューがあれば、待
ちキューの先頭キューのアドレスを読出して、そのパケ
ットデータに対する交換処理を実行する。交換処理の終
了後、処理の終了したパケットデータを処理待ちキュー
からはずし、処理待ちキューのヘッドポインタ全更新し
、待ちキューの有無を示すフラグもキューの有無に応じ
て更新する。その後。

先と同様に交換処理全実行するプロセサは、処理待ちキ
ューの情報を示す固定エリアを優先順位の高いものから
順次調べてゆき、待ちキューのあったものから処理を実
行する。

以上のような方式により、優先順位の高いパケットデー
タから順次、処理を実行する方式が公知であった。

（発明が解決しようとする課題） 上述した従来の技術では、プロセサの実行するソフトウ
ェア１こより処理待ちキューの優先順位の高いものから
１１ｈ次、チエツクを行い、交換処理を行った後、さら
にメモリ上のヘッドポインタとフラグとの更新を行って
いる。このため、上記の従来方式では、実際のパケット
データの交換処理能力が低下するという欠点がある。

本発明の目的は、パケット交換処理において異なる優先
順位を有するパケットデータに対して、それぞれ優先順
位に対応する複数のハードウェアポインタキュー全役け
、それぞれのハードウェアポインタキューに同一優先順
位を有するパケットデータごとに格納先頭アドレス全設
定しておき、プロセサによシバ−ドウエアポインタキュ
ーに！出すＩこ際して優先順位の高いパケットデータに
対応するハードウェアポインタキューの内部にアドレス
情報があれば、それ全優先させて読出すよう制ａを行う
ことにより上記欠点全除去し、処理待ちキューのザーチ
、あるいはアドレスポインタの更新に必要なプロセサの
負担全軽減し、パケットデータの交換処理能力を向上さ
せることができるように構成した交換処理待ちキュー優
先制御回路を提供することｔこある。

（課題を鵡決するための手段］ 本発明による交換処理待ちキュー優先制御回路はメモリ
と、複数のハードウェアポインタキューと、プロセサと
を具備して構成したものである。

メモリは、加入者から転送されてきた多種類のパケット
データを％種類に応じて最も優先順位の高いパケット交
換処理から順次降順に交換処理の優先度の異なるデータ
ごとに個々の交換処理待ちキューを格納するためのもの
である。

複数のハードウェアポインタキューは、パケットデータ
の交換処理待ちキューごとにパケットデータの先頭アド
レスを設定するためのものである。

プロセサは、優先順位の高いパケットデータに対応する
ハードウェアポインタキューの内部に格納されたアドレ
ス情報全優先させて読出丁ように制御するためのもので
ある。

（実　施　例ン 次に１本発明について図面全参照して説明する。

第１図は本発明番こよる交換処理待ちキー優先制御回路
の一実施例を示すブロック図である。

第１図において、１はプロセサ、２はメモリ、３〜５は
それぞれハードウェアポインタキュー６はプライオリテ
ィエンコーダ、７はデコーダ、８はデータバス、９〜１
３はそれぞれパケットデータ、１４〜１８はそれぞれア
ドレス情報、２３〜２５はそれぞれインバータ、３２〜
３４はそれぞれＡＮＤゲート、３５は通信回線、３６は
回線制御回路、１９〜２２．２６〜３１はそれぞれ信号
線である。

本実施例におけるパケット交換機は、プロセッサ１１こ
よりパケット交換処理全実行するものである。データ通
（ｆ回線３５から受信したパケットデータは１回線制御
回路３６の制御によりメモリ２に格納される。メモリ２
の内部には。

丁でに受信してメモリ２＃こ格納された第１のバケラト
データ９．第２のパケットデータ１０゜第３のパケット
データ１１．　第４のパケットデータ１２、ならびに第
５のパケットデータ１３が示しである。

第１のパケットデータ９は最も交換処理の優先度ノ高い
パケットデータである。第２のパケットデータ１０、な
らびに第３のパケットデータ１１は、それぞれ第１のパ
ケットデータ９の次に処理優先度の高いパケットデータ
である。

第４のパケットデータ１２、ならびに第５のパケットデ
ータ１３は、いずれも処理優先度の最も低いパケットデ
ータである。

ファストインファストアウトメモリ（ＦｉＦＯ）ｋ利用
したハードウェアポインタキュー３は、最も処理優先度
の昼い第１のパケットデータ９のメモリ２上の格納アド
レスｗａ”１４全格拍している。ハードウェアポインタ
キュー４は２番目に交換処理優先度の高い第２のパケッ
トデータ１０．および第３のパケットデータ１１のメモ
リ２内の格納アドレス”ｂ”１６および”ｃ”１５に格
納している。ハードウェアポインタキュー５は最も処理
優先度の低い第４のパケットデータ１２、および第５の
パケットデータ１３のメモリ２上の格納アドレス”ｍ’
１８および”ｎ”１７を格納している。

データバス８は、プロセサ１がメモリ２ヘアクセスする
ときに使用される。すなわち、データの書込み、および
読出し時（こおけるアクセス。

ハードウェアポインタキュー３〜５へのアクセス、なら
びに回線制御回路３６へのアクセスのときにデータバス
８が利用される。

信号線１９上のハードキュー書込み信号は、プロセサ１
がハードウェアポインタキュー３に対して格納アドレス
を書込むときに使用される。

同様に信号線２０上のハードキュー書込み信号は、ハー
ドウェアポインタキュー４〜５に対する書込み時ζこ使
用される。信号線２６上の空機症信号はハードウェアポ
インター３の内容が空であるか否かを表示する信号であ
る。同様に信号線２７．２８上の空き状態信号は、ハー
ドウェアポインタキュー４．５の空き状態を表示する信
号である。

プライオリティエンコーダ６は、インバータ２３〜２５
を介して入力される空き状態信号のうち　１１１１９と
なっている複数の信号のなかで最も老番のボート番こ入
力されている信号のボート番号をエンコードして出力す
る。

デコーダ７は、エンコードされた番号に対応するボート
に対して信号全出力する。ＡＮＤゲート３２〜３４は信
号線２２上のハードウェアキュー読地り信号と、デコー
ダ７の出力信号線との間でＡＮＤ積金求めるためのもの
である。

ＡＮＤゲート３２〜３４の出力は、ハードウェアポイン
タキュー３〜５の読出し端子に入力されている。従って
、プロセサ１がハードウェアポインタキュー３〜５の内
容を読出すために。

信号線２２上にハードキュー読取り信号全出力すると、
空き状態ではないハードウェアポインタキューのうちで
、最も優先度の高いものの内容が自動的ｉこ続出される
ことになる。信号線２９〜３１上のハードキュー読出し
信号は、それツレハードウェアポインタキュー３〜５に
対するデータの読出し信号である。

次に１本実施例の動作について説明する。

データ通信回線３５より受信されたデータは。

回線制御回路３６の制御によりデータバス２８を経てメ
モリ２内に格納される。ひとつのパケットデータの受信
が正常に終了すると、プロセサ１は当該パケットデータ
の制御部を見ることにより、データ全速ってきた相手全
知ることができ、それをもとにして当該パケットデータ
の処理優先度を知ることができる。該当する優先度のハ
ードウェアポインタキューでは、パケットデータのメモ
リ２上の格納アドレスを書込む処理が実行される。次に
、プロセサ１はパケットデータの交換処理を行うに際し
て、メモリ２上のパケットデータの格納アドレスを知る
ためＣコ、ハードウェアポインタキューの読増りヲ行う
。プロセサ１から信号線２２上へハードキュー読取り信
号が出力されたとき、プライオリテイエンコーダ６、お
よびデコーダ７の動作により、ハードキューの空き信号
を出力していないハードウェアポインタキューのなかで
最も優先順位の高いものの内容が読出される。第１図で
は、ハードウェアポインタキュー３のアドレス情報”ａ
”１４が読出され、アドレス情報″ａに対応するメモリ
２内のｗｃｌのノくケラトデータ２の交換処理が行われ
、所定の相手先に対して送出される模様を示している。

さらに、プロセサ１が交換処理を行うためζこハードキ
ューの読取りを行うと、ノ１−ドウエアポインタキュー
３は先の読取りにより空になっているので、ハードウェ
アポインタキュー４内のアドレス情報″’ｂ’１６が読
出される。

以下、同様にして読出し、および交換処理が繰返される
。最も優先順位の低いノ・−ドウエアボイジタキュ−５
の読出しが当然、最後となる。

以上のように、処理の優先順位の高いパケットデータが
あれば、そのデータに対応するアドレス情報がまず読出
される。この念め、そのパケットデータの到着が時間的
ｌごみて最後であっても、優先して処理される。

同一優先順位のパケットデータが複数ある場合には１時
間的にデータの到着が古いものから順番に読出されて処
理が実行される。

（発明の効果） 以上説明したように本発明は、複数の処理の優先順位の
異なるパケットデータの交換処理を行うζこ際し、処理
待ちキューの優先順位をプロ化すが処理上意識すること
なく、ハードウェアポインタキューから読出されたアド
レス情報を元にして処理を行うことにより、自動的ζこ
優先順位に応じた処理が行なわれることＩこなると云う
効果がある。さらに、メモリ内の処理待ちキューの増加
、または減少時のヘッドポインタ。

テールポインタ、あるいはフラグなどの更新処理も不用
になると云う効果がある。これ番こより、処理待ちキュ
ーのサーチやキューの操作４こ対する処理は明らかに軽
減されるため、本来のパケット交換処理能力が向上する
という効果がある。

【図面の簡単な説明】

第１図は１本発明による交換処理待ちキュー優先制御回
路の一実施例を示すブロック図である。 １・・・プロセサ　　　　２・・・メモリ３〜５・・・
ハードウェアポインタキュー６・・・プライオリティエ
ンコーダ ７・・・デコーダ　　　　８・・・データバス９〜１３
・・・パケットデータ １４〜１８・・・アドレス情報 ２３〜２５・・・インバータ ３２〜３４・・・ＡＮＤゲート ３５・・・データ通信回線 ３６・・・回線制御回路 １９〜２２．２６〜３１・・・信号線 特許出願人　　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 加入者から転送されてきた多種類のパケットデータを、
   種類に応じて最も優先順位の高いパケット交換処理から
   順次降順に交換処理の優先度の異なるデータごとに個々
   の交換処理待ちキューを格納するためのメモリと、前記
   パケットデータの交換処理待ちキューごとに前記パケッ
   トデータの先頭アドレスを設定するための複数のハード
   ウェアポインタキューと、前記優先順位の高いパケット
   データに対応するハードウェアポインタキューの内部に
   格納されたアドレス情報を優先させて読出すように制御
   するためのプロセサとを具備して構成したことを特徴と
   する交換処理待ちキュー優先制御回路。