JPH0326413B2 - - Google Patents
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- Publication number
- JPH0326413B2 JPH0326413B2 JP58115798A JP11579883A JPH0326413B2 JP H0326413 B2 JPH0326413 B2 JP H0326413B2 JP 58115798 A JP58115798 A JP 58115798A JP 11579883 A JP11579883 A JP 11579883A JP H0326413 B2 JPH0326413 B2 JP H0326413B2
- Authority
- JP
- Japan
- Prior art keywords
- control word
- circuit
- control
- interrupt
- queue
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、例えば、通信制御装置のプロセツサ
等で使用する、割込み要求イベントのキユー
（Queue、待行列）制御回路の構成に関するもの
である。
等で使用する、割込み要求イベントのキユー
（Queue、待行列）制御回路の構成に関するもの
である。
（従来の技術）
従来のこの種のキユー制御回路は、キユー用の
メモリにFIFO（first−in first−out、先入れ先出
し方式）メモリを使用して構成されているが、例
えば、通信制御装置のように、回線からの非同期
な割込み要求が逐次発生し、しかも、その発生頻
度は回線数の増加に比例して増大するような装置
に適用しようとすると、その割込み要求イベント
をキユーイング（Queuing）するためのFIFOメ
モリ、容量は回線数の増加に伴つて大幅に増加す
るため、多数回線を収容する場合は高価になると
いう欠点があり、更に、FIFOメモリでは一旦
FIFOに登録した割込み要求イベントに対して、
そのイベントの処理が不要になつた場合、そのイ
ベントのキヤンセルが物理的に不可能であるた
め、FIFOからのイベント出力時にキヤンセル要
求のあつたイベントか否かのチエツクを行う必要
が生じ、この処理をハードウエアで行うとすれば
更にハードウエア量の増大を招くとともに性能低
下の要因となるという欠点があつた。
メモリにFIFO（first−in first−out、先入れ先出
し方式）メモリを使用して構成されているが、例
えば、通信制御装置のように、回線からの非同期
な割込み要求が逐次発生し、しかも、その発生頻
度は回線数の増加に比例して増大するような装置
に適用しようとすると、その割込み要求イベント
をキユーイング（Queuing）するためのFIFOメ
モリ、容量は回線数の増加に伴つて大幅に増加す
るため、多数回線を収容する場合は高価になると
いう欠点があり、更に、FIFOメモリでは一旦
FIFOに登録した割込み要求イベントに対して、
そのイベントの処理が不要になつた場合、そのイ
ベントのキヤンセルが物理的に不可能であるた
め、FIFOからのイベント出力時にキヤンセル要
求のあつたイベントか否かのチエツクを行う必要
が生じ、この処理をハードウエアで行うとすれば
更にハードウエア量の増大を招くとともに性能低
下の要因となるという欠点があつた。
（発明の目的）
本発明は、これらの欠点を解決するため、キユ
ー制御回路のハードウエア量増加を抑えるととも
に、割込み要求イベントのキユーへの登録、キユ
ーからの出力、および無効化の処理の容易化を図
つたもので、以下図面について詳細に説明する。
ー制御回路のハードウエア量増加を抑えるととも
に、割込み要求イベントのキユーへの登録、キユ
ーからの出力、および無効化の処理の容易化を図
つたもので、以下図面について詳細に説明する。
（発明の構成および作用）
第１図は処理要求イベントを通知するための制
御語（インターフエースコマンド語と呼び、以下
ICWという。）の具体例であり、２ビツトのタイ
プ識別コードフイールドＡ、４ビツトの処理要求
先フイールドＢ、８ビツト割込要因コードフイー
ルドＣおよび12ビツトのパス番号フイールドＤか
ら成る。
御語（インターフエースコマンド語と呼び、以下
ICWという。）の具体例であり、２ビツトのタイ
プ識別コードフイールドＡ、４ビツトの処理要求
先フイールドＢ、８ビツト割込要因コードフイー
ルドＣおよび12ビツトのパス番号フイールドＤか
ら成る。
タイプ識別コードフイールドＡは、ICWが処
理要求用か、キヤンセル要求用かを示し、処理要
求用であればキユーに登録される。キヤンセル要
求用であれば、すでにキユーに登録されている
ICWのうち、そのフイールドで指定するキヤン
セル種別に対応するICWをキヤンセルする、処
理要求先フイールドＢは当該ICWの処理の要求
先を示し、そのフイールドにより登録すべきキユ
ーを識別できる。割込要因コードフイールドＣは
ICWを生成した要因を示すもので、このフイー
ルドにより処理要求種別を識別できる。パス番号
フイールドＤは処理要求を発生した回線番号等を
示す。
理要求用か、キヤンセル要求用かを示し、処理要
求用であればキユーに登録される。キヤンセル要
求用であれば、すでにキユーに登録されている
ICWのうち、そのフイールドで指定するキヤン
セル種別に対応するICWをキヤンセルする、処
理要求先フイールドＢは当該ICWの処理の要求
先を示し、そのフイールドにより登録すべきキユ
ーを識別できる。割込要因コードフイールドＣは
ICWを生成した要因を示すもので、このフイー
ルドにより処理要求種別を識別できる。パス番号
フイールドＤは処理要求を発生した回線番号等を
示す。
第２図は本発明の一実施例の構成を示すブロツ
ク図であり、１は外部回路からのICWを保持す
るICW保持レジスタ、２は処理要求先と登録先
のキユーとの対応関係を保持している変換回路で
あり、処理要求先が未定義、他モジユール宛、自
キユー内のどのグループのキユー宛かの識別がで
きる。３はICWをキユーイングするためのキユ
ーメモリであり、８個のキユーにグループ化して
固定的に割当てる。４は外部回路へ出力する
ICW出力レジスタ、５はメモリ３上の８個のキ
ユーのそれぞれのポインタを保持するアドレス保
持回路で読出し用５−１および書込用５−２より
なり、各キユーポインタはキユー内のICWの読
出しアドレスおよび書き込みアドレスを対にして
保持している。６はキユーメモリ３の内容を読出
し時および書込み時のポインターを一時保持する
ためのスタツクポインタレジスタで読出し用６−
１および書込み用６−２よりなり、インクリメン
タを有し、７はキヤンセル用ICWを保持するキ
ヤンセルレジスタ、８はICW出力レジスタ４の
内容とキヤンセルレジスタ７の内容を比較する比
較器、９はキヤンセル制御回路、１０はアドレス
保持回路５の制御およびICWの登録、出力等を
制御するキユー制御回路、１１はアドレス保持回
路５内のICWの読出しアドレスと書込みアドレ
スの値を比較する比較器、１２および１３は外部
回路である。
ク図であり、１は外部回路からのICWを保持す
るICW保持レジスタ、２は処理要求先と登録先
のキユーとの対応関係を保持している変換回路で
あり、処理要求先が未定義、他モジユール宛、自
キユー内のどのグループのキユー宛かの識別がで
きる。３はICWをキユーイングするためのキユ
ーメモリであり、８個のキユーにグループ化して
固定的に割当てる。４は外部回路へ出力する
ICW出力レジスタ、５はメモリ３上の８個のキ
ユーのそれぞれのポインタを保持するアドレス保
持回路で読出し用５−１および書込用５−２より
なり、各キユーポインタはキユー内のICWの読
出しアドレスおよび書き込みアドレスを対にして
保持している。６はキユーメモリ３の内容を読出
し時および書込み時のポインターを一時保持する
ためのスタツクポインタレジスタで読出し用６−
１および書込み用６−２よりなり、インクリメン
タを有し、７はキヤンセル用ICWを保持するキ
ヤンセルレジスタ、８はICW出力レジスタ４の
内容とキヤンセルレジスタ７の内容を比較する比
較器、９はキヤンセル制御回路、１０はアドレス
保持回路５の制御およびICWの登録、出力等を
制御するキユー制御回路、１１はアドレス保持回
路５内のICWの読出しアドレスと書込みアドレ
スの値を比較する比較器、１２および１３は外部
回路である。
次に第２図の動作例について説明する。
ICWが外部回路１２から出力されると、キユ
ー制御部１０はICW内の処理要求先フイールド
を変換回路２により識別し、自キユー宛であれば
ICW保持レジスタ１にそのICWをラツチする。
ー制御部１０はICW内の処理要求先フイールド
を変換回路２により識別し、自キユー宛であれば
ICW保持レジスタ１にそのICWをラツチする。
第３図は処理要求先と登録先キユーとの関係を
示すもので、(a)に示すようにICWの４ビツトか
らなる処理要求先フイールドＢの処理要求先を
RAMアドレスとしてRAM内容を読み出す。
示すもので、(a)に示すようにICWの４ビツトか
らなる処理要求先フイールドＢの処理要求先を
RAMアドレスとしてRAM内容を読み出す。
変換回路２は処理要求先と登録先のキユーとの
対応関係を保持していることが必要であり、初期
設定時、RAMの処理要求先に対応するエリアに
(b)に示す変換コードを書込んでおく必要がある。
対応関係を保持していることが必要であり、初期
設定時、RAMの処理要求先に対応するエリアに
(b)に示す変換コードを書込んでおく必要がある。
次に、ICWのタイプ識別コードフイールドＡ
をチエツクし、処理要求タイプのICWであれば
該当するキユーがオーバフローするか否かをチエ
ツクし、オーバフローしなければ外部回路に肯定
応答を返却するとともに、処理要求先に対応する
キユーのポインタをアドレス保持回路５から読み
出し、スタツクポインタレジスタ６にセツトす
る。スタツクポインタレジスタ６の書き込みアド
レスの内容でポイントされるキユーメモリ３に
ICW保持レジスタ１で保持しているICWを書き
込むとともに、スタツクポインタレジスタ６の内
容をインクリメントしてアドレス保持回路５に書
き込む。
をチエツクし、処理要求タイプのICWであれば
該当するキユーがオーバフローするか否かをチエ
ツクし、オーバフローしなければ外部回路に肯定
応答を返却するとともに、処理要求先に対応する
キユーのポインタをアドレス保持回路５から読み
出し、スタツクポインタレジスタ６にセツトす
る。スタツクポインタレジスタ６の書き込みアド
レスの内容でポイントされるキユーメモリ３に
ICW保持レジスタ１で保持しているICWを書き
込むとともに、スタツクポインタレジスタ６の内
容をインクリメントしてアドレス保持回路５に書
き込む。
以上の処理により、ICW内の処理要求フイー
ルドの値が同一のICWは、キユーメモリ３内の
対応するキユーに発生順に登録できる。また、第
３図から処理要求先と登録先キユーとの対応が変
換回路２の内容を変更することにより可変にでき
るので、処理要求先と割込み優先順位との対応を
任意に変更可能である。なお、登録要求先キユー
がオーバーフローする場合は、登録動作は行なわ
ず、該当する処理要求先のキユーオーバーフロー
フラグを“１”にして外部のプロセツサに対しキ
ユーオーバーフローの割込みを発生する。前記プ
ロセツサ上で走行する割込み処理プログラムは割
込み発生要因となつたICWを回収する必要があ
る。
ルドの値が同一のICWは、キユーメモリ３内の
対応するキユーに発生順に登録できる。また、第
３図から処理要求先と登録先キユーとの対応が変
換回路２の内容を変更することにより可変にでき
るので、処理要求先と割込み優先順位との対応を
任意に変更可能である。なお、登録要求先キユー
がオーバーフローする場合は、登録動作は行なわ
ず、該当する処理要求先のキユーオーバーフロー
フラグを“１”にして外部のプロセツサに対しキ
ユーオーバーフローの割込みを発生する。前記プ
ロセツサ上で走行する割込み処理プログラムは割
込み発生要因となつたICWを回収する必要があ
る。
外部のプロセツサに対して割込み要求を行うた
めにキユーメモリ３内に登録されているICWを
出力するためには次のように動作する。キユーメ
モリ３内の各キユーにはプロセツサの割込みレベ
ルに対応した割込みレベルを予め設定しておく。
キユーメモリ３内に有効なICWが存在する場合
は、有効なICWが存在するキユーの中で最も優
先順位の高いレベルの割込みをプロセツサへ要求
する。そのプロセツサからの割込み許可信号を受
取ると、アドレス保持回路５から対応するキユー
のポインタを読出し、スタツクポインタレジスタ
６にセツトする。スタツクポインタレジスタ６の
読出しアドレスの内容でポイントされるキユーメ
モリ３の位置からICWを読出し、ICW出力レジ
スタ４にセツトするとともに、スタツプポインタ
レジスタ６の内容をインクリメントしてアドレス
保持回路５に書込む。ICW出力レジスタ４にセ
ツトされた制御語はキユーメモリ３から除去され
る。以上の処理から同一キユー内で最旧に登録さ
れたICWが必ず読出される。
めにキユーメモリ３内に登録されているICWを
出力するためには次のように動作する。キユーメ
モリ３内の各キユーにはプロセツサの割込みレベ
ルに対応した割込みレベルを予め設定しておく。
キユーメモリ３内に有効なICWが存在する場合
は、有効なICWが存在するキユーの中で最も優
先順位の高いレベルの割込みをプロセツサへ要求
する。そのプロセツサからの割込み許可信号を受
取ると、アドレス保持回路５から対応するキユー
のポインタを読出し、スタツクポインタレジスタ
６にセツトする。スタツクポインタレジスタ６の
読出しアドレスの内容でポイントされるキユーメ
モリ３の位置からICWを読出し、ICW出力レジ
スタ４にセツトするとともに、スタツプポインタ
レジスタ６の内容をインクリメントしてアドレス
保持回路５に書込む。ICW出力レジスタ４にセ
ツトされた制御語はキユーメモリ３から除去され
る。以上の処理から同一キユー内で最旧に登録さ
れたICWが必ず読出される。
次に、外部回路から出力されたICWがキヤン
セルタイプのICWの場合、キヤンセル制御回路
９はICWのタイプ識別コードフイールドＡで指
定されたキヤンセルIDに基づき、該当するICW
の無効化を行う。無効化とはICW内の割込要因
コードを例えばX′FF′のような或る特定の値に書
き換えることである。
セルタイプのICWの場合、キヤンセル制御回路
９はICWのタイプ識別コードフイールドＡで指
定されたキヤンセルIDに基づき、該当するICW
の無効化を行う。無効化とはICW内の割込要因
コードを例えばX′FF′のような或る特定の値に書
き換えることである。
キヤンセルIDは、第１図に示すように、ICW
のタイプ識別コードフイールドＡで指定される。
ICW保持レジスタ１にラツチされたキヤンセル
タイプICWは、キヤンセル処理中でなければキ
ヤンセルレジスタ７にセツトされる。アドレス保
持回路５により、キヤンセルレジスタ７内の
ICWの処理要求先に対応するキユーメモリ３の
読出しアドレスを求め、その読出しアドレスでポ
イントされるキユーメモリ３内のICWを読出し
て、ICW出力レジスタ４にセツトする。キヤン
セルレジスタ７にセツトされた内容とICW出力
レジスタ４の内容とを前記のキヤンセルIDに従
つて比較し、比較結果が等しければそのICWの
割込要因コードをX′FF′に書き換える。
のタイプ識別コードフイールドＡで指定される。
ICW保持レジスタ１にラツチされたキヤンセル
タイプICWは、キヤンセル処理中でなければキ
ヤンセルレジスタ７にセツトされる。アドレス保
持回路５により、キヤンセルレジスタ７内の
ICWの処理要求先に対応するキユーメモリ３の
読出しアドレスを求め、その読出しアドレスでポ
イントされるキユーメモリ３内のICWを読出し
て、ICW出力レジスタ４にセツトする。キヤン
セルレジスタ７にセツトされた内容とICW出力
レジスタ４の内容とを前記のキヤンセルIDに従
つて比較し、比較結果が等しければそのICWの
割込要因コードをX′FF′に書き換える。
以後、アドレス保持回路５の当該キユーの書込
みアドレスに一致するまで上記動作を継続する。
キヤンセル処理中にキヤンセル要求があつた場合
は、キヤンセル処理は行わず、外部のプロセツサ
に対して、キヤンセル処理ビジーの割込みを発生
する。
みアドレスに一致するまで上記動作を継続する。
キヤンセル処理中にキヤンセル要求があつた場合
は、キヤンセル処理は行わず、外部のプロセツサ
に対して、キヤンセル処理ビジーの割込みを発生
する。
（効果）
以上説明したように、本発明によれば、処理要
求イベントのキユーへの登録は、処理要求イベン
ト内の処理要求先対応に行われるため、１個のキ
ユーメモリ内に互いに独立な複数個のキユーを構
成できる。また、割込みレベルと処理要求先との
対応は、プログラムにより容易に変更可能である
ので、柔軟性のあるシステム設計が可能である。
求イベントのキユーへの登録は、処理要求イベン
ト内の処理要求先対応に行われるため、１個のキ
ユーメモリ内に互いに独立な複数個のキユーを構
成できる。また、割込みレベルと処理要求先との
対応は、プログラムにより容易に変更可能である
ので、柔軟性のあるシステム設計が可能である。
第１図は処理要求イベントを通知するための制
御語（ICW）の具体例を示す図、第２図は本発
明の一実施例の構成を示すブロツク図、第３図は
ICW内の処理要求先と登録先キユーとの関係の
具体例を示す図である。 １……ICW保持レジスタ、２……変換回路、
３……キユーメモリ、４……ICW出力レジスタ、
５……アドレス保持回路、６……スタツクポイン
タレジスタ、７……キヤンセルレジスタ、８，１
１……比較器、９……キヤンセル制御回路、１０
……キユー制御回路、１２，１３……外部回路。
御語（ICW）の具体例を示す図、第２図は本発
明の一実施例の構成を示すブロツク図、第３図は
ICW内の処理要求先と登録先キユーとの関係の
具体例を示す図である。 １……ICW保持レジスタ、２……変換回路、
３……キユーメモリ、４……ICW出力レジスタ、
５……アドレス保持回路、６……スタツクポイン
タレジスタ、７……キヤンセルレジスタ、８，１
１……比較器、９……キヤンセル制御回路、１０
……キユー制御回路、１２，１３……外部回路。
Claims (1)
- 【特許請求の範囲】 １ 割込要求イベントを通知する手段としてタイ
プ識別コード、処理要求先、割込要因コードおよ
びパス番号から成る制御語を保持するレジスタ部
と、その制御語を複数個ずつグループ化して貯蔵
することができる制御語記憶部と、その制御語記
憶部の書込みアドレス及び読出しアドレスを前記
制御語内のグループの数だけ保持しているアドレ
ス保持回路及び前記制御語の処理要求先に対応し
て前記制御語記憶部内のグループ番号を求めるた
めの変換回路から構成され、外部回路から、タイ
プ識別コードが割込要求を示す前記制御語が前記
レジスタ部に入力された時、その制御語内の処理
要求先を前記変換回路へ入力し、その出力が自制
御回路内への登録要求を示しかつ前記記憶部の該
当するグループ領域がオーバフロー状態でない場
合は、外部回路に肯定応答を返却するとともに、
前記処理要求先の値に対応する前記アドレス保持
回路から前記記憶部の該当するグループ領域の書
込みアドレスを求めてそのアドレスの位置に前記
制御語の書込みを行い、また、該当する記憶部が
オーバフロー状態である場合は書込みを行わず外
部回路へオーバフロー割込みを発生し、前記制御
語が前記記憶部に存在する場合は、予め設定され
たグループ毎の処理優先順位に従つて、前記アド
レス保持回路から前記記憶部の読出しアドレスを
求め、そのアドレスに対応する制御語を読出し、
外部回路へ割込要求を行うことを特徴とするキユ
ー制御回路。 ２ 割込要求イベントを通知する手段としてタイ
プ識別コード、処理要求先、割込要因コードおよ
びパス番号から成る制御語を保持するレジスタ部
と、その制御語を複数個ずつグループ化して貯蔵
することができる制御語記憶部と、その制御語記
憶部の書込みアドレス及び読出しアドレスを前記
制御語内のグループの数だけ保持しているアドレ
ス保持回路及び前記制御語の処理要求先に対応し
て前記制御語記憶部内のグループ番号を求めるた
めの変換回路から構成され、タイプ識別コードが
既に制御語記憶部に格納されている制御語に対す
るキヤンセル要求の場合は、当該制御語を区別す
るためのキヤンセルレジスタを設け、そのキヤン
セルレジスタに前記制御語を保持するようにした
キユー制御回路において、キヤンセルレジスタに
保持している制御語の処理要求先、割込要因コー
ド、パス番号のうち、タイプ識別コードで指定す
る組合せをキヤンセルIDとして、そのキヤンセ
ルIDに一致する前記制御語記憶部内に存在する
すべての制御語の無効化処理を行うことを特徴と
するキユー制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115798A JPS608945A (ja) | 1983-06-29 | 1983-06-29 | キユ−制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58115798A JPS608945A (ja) | 1983-06-29 | 1983-06-29 | キユ−制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608945A JPS608945A (ja) | 1985-01-17 |
| JPH0326413B2 true JPH0326413B2 (ja) | 1991-04-10 |
Family
ID=14671338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58115798A Granted JPS608945A (ja) | 1983-06-29 | 1983-06-29 | キユ−制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608945A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63231668A (ja) * | 1987-03-20 | 1988-09-27 | Fujitsu Ltd | 割込みキユ−制御方式 |
| GB2380822B (en) * | 2001-10-11 | 2005-03-30 | At & T Lab Cambridge Ltd | Event queue managing system |
-
1983
- 1983-06-29 JP JP58115798A patent/JPS608945A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS608945A (ja) | 1985-01-17 |
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