JPH08179998A - 多段ハードウエアタイマ - Google Patents

Abstract

(57)【要約】 【目的】 多数の独立に発生するイベント毎に時間を測
定するために、多数のハードウエアタイマが必要な場合
に、ＲＡＭとその制御回路でタイマを実現し、回路規模
の縮小を図れる多段ハードウエアタイマを提供すること
を目的とする。 【構成】 各イベント毎に設けられたカウント値を格納
するＲＡＭ２１、ＲＡＭ２１の値を時分割で読み書きし
ながらカウントアップ制御を行うカウンタ制御部２０を
備えた。またカウンタ制御部２０に、ＲＡＭ２１からの
リードデータに対する加算器２３、アドレスカウンタ、
オーバフロウフラグ２４などを備えた。 【効果】 ソフトウエアタイマではソフトウエア処理に
負荷がかかるが、本発明は、ハードウエアでタイマを実
現したので、ソフト処理の負荷が軽減され、またＲＡＭ
とそのカウンタ制御部のみで多段タイマを構成して回路
規模を縮小できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の独立に発生する
イベントに対し、各イベント毎に多数のタイマを必要と
するシステムに用いられる多段ハードウエアタイマに関
するものである。

【０００２】

【従来の技術】従来、複数の独立に発生するイベントに
対し各イベント毎にタイマを必要とする場合、ソフトウ
エアで各タイマを実現し処理する方式と、ハードウエア
でイベント毎にカウンタを設け、ハードウエアタイマを
実現する方式の２つの方式があった。

【０００３】

【発明が解決しようとする課題】しかしながら独立に発
生するイベントの数が多くなると、前記ソフトウエアタ
イマ方式では、タイマ制御に要するソフトウエアの処理
が重くなり、結果的にシステム全体の処理能力が低下す
るという問題点を有していた。また、個々にハードウエ
アタイマを設ける方式では、カウンタの数が増えると、
回路規模が大きくなり、物理的実装スペースの問題、あ
るいは、それに伴うコストの増大が発生するという問題
点を有していた。

【０００４】そこで本発明は多数の独立に発生するイベ
ント毎に時間を測定するために、多数のハードウエアタ
イマが必要な場合に、回路規模の縮小を図れる多段ハー
ドウエアタイマを提供することを目的とする。

【０００５】

【課題を解決するための手段】このために本発明は、複
数の独立に発生するイベントに対し、各イベント毎にタ
イマを必要とするシステムにおいて、各タイマーを実現
するカウンタの値を複数格納するメモリ、メモリアドレ
スカウンタ、このメモリから読みだしたカウント値に対
し１を加算する加算器、このカウント結果がタイムアウ
トであるオーバフロウを示すものかどうかを判定する比
較器、このオーバフロウが発生したことを外部へ通知す
るためのオーバフロウフラグ、メモリに対するアクセス
タイミング生成回路から構成されるカウンタ制御部を有
し、オーバフロウするまでのタイムアウト時間を決定す
る任意のカウンタロード値を、任意のメモリアドレスカ
ウンタに対して設定する手段を具備することにより、メ
モリが格納できる容量分の独立したタイマを実現するよ
うにしたものである。

【０００６】

【作用】上記構成により、多数のタイマを一括してメモ
リとカウンタ制御部に集約することで、物理的実装スペ
ースの縮小が可能となり、また、全てハードウエア制御
であるためソフトウエア処理の負荷を低減することが可
能となる。

【０００７】

【実施例】次に、図面を参照しながら本発明の一実施例
を説明する。図１は本発明の一実施例の多段ハードウエ
アタイマを用いたＬＡＮフレーム交換システムの例図、
図２は同多段ハードウエアタイマの詳細ブロック図であ
る。図中、１はシステム内部の高速バスであり、フレー
ム交換制御部３を介して送信バッファメモリ２が接続さ
れている。ＣＰＵ４はトランシーバ５、多段ハードタイ
マ６などをＣＰＵバス８を通じて制御する。トランシー
バ５は多数個あり、それぞれＬＡＮ端末７に接続されて
いる。

【０００８】上記構成において、図１において、システ
ム内部の高速バス１から受信されたＬＡＮフレームは、
一旦２５６フレーム分の容量をもつ送信バッファアメモ
リ２へ蓄積され、このときフレーム交換制御部３はフレ
ームがもつ宛先アドレスから判断された送信すべきポー
ト番号と、送信バッファメモリ２に書き込んだアドレス
をＣＰＵ４へ通知する。ＣＰＵ４は送信すべきポートの
トランシーバ５に対してフレームの送信要求を行い、多
段ハードタイマ６の、フレーム交換制御部３から得た送
信バッファメモリ２に書き込んだアドレスに対応するタ
イマを起動する。トランシーバ５のＬＡＮ端末７への送
信が正常に完了すると、ＣＰＵ４は起動したタイマをリ
セットし、フレーム交換制御部３に対し、使用した送信
バッファメモリ２の解放を行う。ＬＡＮ端末７への送信
が障害等で完了しない場合、多段ハードタイマ６でタイ
ムアウト（オーバフロウ）が発生する。ＣＰＵ４はこの
タイムアウトに対する障害処理を実行し、フレーム交換
制御部３に対し、使用した送信バッファメモリ２の解放
を行う。

【０００９】図２は、図１の実施例で使用する２５６個
の８ビットタイマを実現する多段ハードウエアタイマの
詳細ブロック図である。本実施例の多段ハードウエアタ
イマは、全てのタイマのカウント値を格納するＲＡＭ２
１と、ＲＡＭ２１内の値を時分割で読み書きしながら、
カウントアップ制御を行うカウンタ制御部２０の２つ分
けられる。カウンタ制御部２０は、外部回路又はＣＰＵ
１９等に接続されている。カウンタ制御部２０は、ＲＡ
Ｍ２１から読みだした値をカウントアップすべきかどう
か、あるいはオーバーフロウ発生かどうかを判定するた
めの比較器２２を有し、カウントアップすべき値（例え
ば読みだし値＝１〜２５５）であれば加算器２３で１を
加え、再び同じアドレスへ加算結果をＲＡＭ２１へ書き
込み、オーバーフロウ発生（読みだし値＝２５５）であ
れば、加算器２３で１を加算した結果の０をＲＡＭ２１
へ書込みながら、読みだした時のアドレスカウンタの値
（＝ＲＡＭアドレス）に対応するオーバフロウフラグ２
４をセットし、タイムアウトが発生したことを外部へ通
知する。

【００１０】ＲＡＭ２１へ値を書き込む（ロードする）
場合、まず外部から書込みたいＲＡＭアドレスをロード
アドレスレジスタ２５に書き込み、書き込む値をロード
データレジスタ２６に設定し書き込み起動がかかると、
決められた外部からのＲＡＭ書き込みタイミング時に、
セレクタ２７，２８によってロードアドレスレジスタ２
５とロードデータレジスタ２６が選択され、ＲＡＭ２１
へ書き込まれる。

【００１１】図中、２９はレジスタであり、ＲＡＭ２１
から読み出したデータを一時的に保持する。３０はデー
タ出力バッファであり、ＲＡＭ２１に対する書き込み用
である。また３１はデータ入力バッファであり、ＲＡＭ
２１から読み出したデータ入力用である。３２はタイミ
ング生成部であり、ＲＡＭ２１に対する読み出し、書き
込みタイミング信号を生成する。また３３はアドレスカ
ウンタであり、ＲＡＭ２１に対するアドレス値を、読み
出し書き込みの終了の度にインクリメントする。

【００１２】

【発明の効果】以上のように本発明によれば、従来のソ
フトウエアによる多数のタイマ処理にかかる負荷をなく
し、例えば上記実施例の場合ＣＰＵはＬＡＮフレームの
ハンドリングやその他の障害処理に専念することが可能
となって、処理能力の向上を図ることができる。また従
来の個別のハードウエアカウンタでタイマを実現しよう
とすると、多数のカウンタを設けるのは物理的実装スペ
ースの問題点があり現実的ではないが、メモリ１個とカ
ウンタ制御部だけで済み、回路規模を縮小して実装上の
問題点も解決できる。

【図面の簡単な説明】

【図１】本発明の一実施例の多段ハードウエアタイマを
用いたＬＡＮフレーム交換システムの例図

【図２】本発明の一実施例の多段ハードウエアタイマの
詳細ブロック図

【符号の説明】

２０ カウンタ制御部 ２１ ＲＡＭ ２３ ＋１加算器 ２４ オーバフロウフラグ ２５ ロードアドレスレジスタ ２６ ロードデータレジスタ ２７，２８ セレクタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の独立に発生するイベントに対し、各
   イベント毎にタイマを必要とするシステムにおいて、各
   タイマーを実現するカウンタの値を複数格納するメモ
   リ、メモリアドレスカウンタ、このメモリから読みだし
   たカウント値に対し１を加算する加算器、このカウント
   結果がタイムアウトであるオーバフロウを示すものかど
   うかを判定する比較器、このオーバフロウが発生したこ
   とを外部へ通知するためのオーバフロウフラグ、前記メ
   モリに対するアクセスタイミング生成回路から構成され
   るカウンタ制御部を有し、オーバフロウするまでのタイ
   ムアウト時間を決定する任意のカウンタロード値を、任
   意の前記メモリアドレスカウンタに対して設定する手段
   を具備することにより、前記メモリが格納できる容量分
   の独立したタイマを実現することを特徴とする多段ハー
   ドウエアタイマ。