JPH0274068A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃ発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置及びその製造方法に関するもの
で、特に１トランジスタ１キヤパシタ型ダイナミツクメ
モリに係わる。

（従来の技術） １トランジスタ１キヤパシタ型ダイナミツクメモリでは
、高集積化のために微細化に有利な様々のセル構造が提
案されている。その−例にキャパシタを微細なトレンチ
（穴）の中に形成するメモリセルがある。

第５図は、このようなメモリセルの断面図を示したもの
である。半導体基板２１に形成された微細なトレンチ２
２の表面には絶縁膜２３が形成されている。この絶縁膜
２３には前記トレンチ２２上部の−部領域にコンタクト
ホール２４が設けられている。

また、前記トレンチ２２内部の側壁に情報蓄積電極２５
が円筒状に形成されている。この情報蓄８￥電極２５は
前記コンタクトホール２４を介してトランスファートラ
ンジスタＴＲのソース、ドレイン領域２６の一方に電気
的に接続している。さらに、この情報蓄積電極２５の表
面にはゲート絶縁膜２７が形成されている。そして、前
記トレンチ２２を埋め込んで対向電極２８が形成されて
いる。

また、微細なトレンチの中に形成するセル牛ヤバンタに
は第６図に示すようなものもある。半導体基板３１に形
成された微細なトレンチ３２の表面には絶縁膜３３が形
成されている。また、前記半導体基板３１上に形成され
た絶縁膜３４には前記トレンチ３２周囲の一部領域にお
いてコンタクトホール３５が設けられている。前記トレ
ンチ３２内部の絶縁膜３３土及び前記コンタクトホール
３５上を覆って情報蓄積電極８６が形成されている。こ
の情報蓄積電極３６は前記コンタクトホール３５を介し
てトランスファー　トラ、／ジスタのソース、ドレイン
領域３７に電気的に接続している。この情報蓄積電極３
６上にはゲート絶縁膜３８を介して対向電極３つが前記
トレンチ３２を埋め込んで形成されている。

前者の例では、情報蓄積電極２５がトレンチ２２に対し
てセルファラインにより形成されるため高集積化に対し
ては有利であるが、コンタクトホール２４を縦方向で開
孔しているのでその寸法を制御性良く加工することが比
較的に困難となる欠点がある。これに対して、後者の例
では、半導体基板３１上にコンタクトホール３５を設け
ているので、このコンタクトホール３５の加工がし品く
なる。ところが、これにより情報蓄積電極３６はコンタ
クトホール３５に対しマスク合わせ余裕を充分に取って
バターニングする必要が生じ、隣りのメモリセルの情報
蓄積電極との間隔を最小加工寸法以上にしておかなけれ
ばならず微細化に対し不利となる欠点がある。

次に、第５図のメモリセルにおけるセルキャパシタの製
造方法について第７図（ａ）〜・（ｆ）に示す断面図を
参照【２ながら説明する。まず、同図（ａ）に示すよう
に、シリコン基板４１の一生面に熱酸化膜４２を形成し
、この熱酸化膜４２上に耐酸化性１１！４３を堆積形成
する。この後、前記耐酸化性膜４３及び熱酸化膜４２を
所望のパターンに順次エツチングして、前記シリコン基
板４１に達する微細な穴を形成する。次に、同図（ｂ）
図に示すように、前記耐酸化性膜４３をマスクにして前
記シリコン基板４１をエツチングし、このシリコン基板
４１に微細なトレンチ４４を形成する。この後、熱酸化
を施して前記トレンチ４４内面にシリコン酸化膜４５を
形成する。次に、同図（ｃ）に示すように、全面にレジ
スト４６を堆積形成し、このレジスト４６を所望のパタ
ーンに露光する。そして、この露光されたレジスト４６
を現像することにより、前記トレンチ４４側面の一部領
域に達する穴を設ける。さらに、この穴により露出して
いる前記シリコン酸化膜４５を希フッ酸溶液で除去して
、このシリコン酸化膜４５にコンタクトホール４７を形
成する。次に、同図（ｄ）に示すように、前記レジスト
４Ｇ及び耐酸化性膜４３を除去した後、導電性のポリシ
リコン膜４８を堆積形成する。次に、同図（ｅ）に示す
ように、前記ポリシリコン膜４８を異方的にエツチング
して、このポリシリコン膜４８を前記トレンチ４４側面
に円筒状に残存させ情報蓄積電極を形成する。なお、こ
の情報蓄積電極は前記コンタクトホール４７を介してト
ランスファートランジスタのソース、ドレイン領域の一
方に電気的に接続することになる。

次に、同図（ｆ）に示すように、前記ポリシリコン膜４
８上に薄いゲート絶縁膜４９を形成する。さらに、全面
には導電性のポリシリコン膜を堆積形成し、所望のパタ
ーンにエツチングすることにより、対向電極５０を形成
してセルキャパシタを完成する。

このような半導体記憶装置及びセルキャパシタの製造方
法では、情報蓄積電極とトランスファートランジスタの
ソース、ドレイン領域との接続は、前記情報蓄積電極と
なるポリシリコン膜をコンタクトホールにより露出した
シリコン基板表面に被着することにより行なわれている
。このため、前記ポリシリコン膜の被着前にウェハーを
大気中に放置したり、又はＣＶＤ法等により前記ポリシ
リコン膜を被着する際に、大気中から炉内へ酸素（０２
）や水蒸気（Ｈ２Ｏ）が取り込まれたりすると前記ポリ
シリコン膜と前記シリコン基板との界面に残留酸化膜（
自然酸化膜）が形成される。

この酸化膜は膜厚２０人程度のものであるが、前記情報
蓄積電極と前記トランスファートランジスタのソース、
ドレイン領域との接触抵抗値を高くし、そのバラツキも
大きくする欠点がある。

（発明が解決しようとする課題） このように、従来では導電性のポリシリコン膜を被着す
ることにより情報蓄積電極を形成していた。このため、
前記情報蓄積電極とトランスファートランジスタのソー
ス、ドレイン領域との接触抵抗値は高くなり、そのバラ
ツキも大きくなってしまう欠点があった。

よって、本発明の目的は、情報蓄積電極とトランスファ
ートランジスタのソース、ドレイン領域との接触抵抗値
が低く、そのバラツキも小さい半導体記憶装置及びその
製造方法を提供することである。

［発明の構成］ （課題を解決するための手段とその作用）上記目的を達
成するために本発明の半導体記憶装置は、シリコン基板
にトレンチが形成され、このトレンチ内面に絶縁膜が形
成され、セルキャパシタが少なくとも前記トレンチに埋
め込まれている場合に、前記セルキャパシタの情報蓄８
２電極が前記シリコン基板及びトレンチ側面に形成され
たポリシリコン膜からのエピタキシャル成長により形成
された一つの導電層で構成されている。

また、前記半導体記憶装置の製造方法としては、まず、
シリコン基板にトレンチを形成し、このトレンチ内面に
絶縁膜を形成する。次に、前記トレンチ側面にポリシリ
コン膜を形成すると同時に、又は前記トレンチ側面にポ
リシリコン膜を形成した後に、前記トレンチ側面の一部
領域又は前記トレンチに近接した基板平面上の゛領域に
おけるシリコン基板を露出させる。次に、前記ポリシリ
コン膜及び露出させたシリコン基板から選択的にシリコ
ン層をエピタキシャル成長させ、このシリコン層を成長
の途中で一体化させる。さらに、このシリコン膜表面に
ゲート絶縁膜を形成し、このゲート絶縁膜上に対向電極
を形成する。

このような構成によれば、情報蓄積電極は半導体基板か
らエピタキシャル成長したシリコン層によりトランスフ
ァートランジスタのソース、ドレイン領域と導通ずるこ
とになる。これにより、前記ソース、ドレイン領域、す
なわち半導体基板と情報蓄積電極との界面には自然酸化
膜が形成されることがない。よって、前記ソース、ドレ
イン領域と前記情報蓄積電極とは低い抵抗値により電気
的に接続が可能である。さらに、その抵抗値のバラツキ
も小さくすることができる。

（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図は本発明の半導体記憶装置の断面図を示したもの
である。この半導体記憶装置は、シリコン基板Ｉに形成
された微細なトレンチ２の表面に絶縁膜３が形成されて
いる。この絶縁膜３には前記トレンチ２側面の一部領域
にコンタクトホール４が設けられ、さらに前記トレンチ
２側面にポリシリコン膜５ａが円筒状に形成されている
。また、前記ポリシリコン膜５ａ及びコンタクトホール
４により露出したシリコン基板１から選択的にエピタキ
シャル成長したシリコン層５ｂが形成されている。

これらポリシリコン膜５ａ及びシリコン層５ｂで構成さ
れる情報蓄積電極は少なくとも前記シリコン層５ｂでト
ランスファートランジスタＴＲのソース。

ドレイン領域６の一方に電気的に接続する。なお、この
接続は前記シリコン層５ｂのみで行なわれていてもよい
。さらに、前記シリコン層５ｂの表面にはゲート絶縁膜
７が形成され、前記トレンチ２を埋め込んで対向電極８
が形成されている。

次に、前記半導体記憶装置におけるセルキャパシタの製
造方法について第２図（ａ）〜（ｄ）に示す断面図を参
照しながら説明する。なお、第２図において、前記第１
図と同一の部分には同じ符号が付しである。まず、従来
の製造方法と同様に、シリコン基板１の表面に熱酸化Ｗ
ｓ９を形成した後、微細なトレンチ２を形成し、このト
レンチ２の内面にシリコン酸化膜３を形成する。また、
前記トレンチ２側面のシリコン酸化膜３の一部領域にコ
ンタクトホール４を形成した後、全面に導電性のポリシ
リコン膜５ａを堆積形成する。（同図（ａ）参照。）次
に、同図（ｂ）に示すように、前記ポリシリコン膜５ａ
を異方的にエツチングして前記トレンチ２側面に円筒状
に残存させる。この際、前記ポリシリコンＨ５ａは、前
記コンタクトホール４を介してシリコン基板１の全て又
は一部が露出するようにエツチング制御される。次に、
同図（ｃ）に示すように、シリコン層５ｂを選択的にエ
ピタキシャル成長させる。なお、このエピタキシャル成
長により前記シリコン層５ｂが成長するのは、前記ポリ
シリコン膜５ａ表面と露出している前記シリコン基板１
表面のみである。次に、同図（ｄ）に示すように、前記
シリコン層５ｂ上にゲート絶縁膜７を形成した後、導電
性のポリシリコン膜を堆積形成する。そして、このポリ
シリコン膜をバターニングし対向電極８を形成してセル
キャパシタを完成する。なお、この後トランスファート
ランジスタを形成すれば本発明の半導体記憶装置が出来
上がる。

このような半導体記憶装置及びそのセルキャパシタの製
造方法によれば、情報蓄積電極は、コンタクトホール４
により露出したシリコン基板１表面とポリシリコンＭ５
ａ表面とからのエピタキシャル成長によるシリコン層５
ｂで構成されている。

すなわち、前記情報蓄積電極と前記シリコン基板１との
界面に自然酸化膜が形成されることはない。

よって、情報蓄積電極とトランスファートランジスタＴ
Ｒのソース、ドレイン領域６との接触抵抗値を低く、そ
のバラツキも小さくできる。

第３図（ａ）〜（ｅ）に示す断面図は、コンタクトホー
ルを基板表面上に設けたセルキャパシタに本発明を適用
したものである。なお、第３図において、前記第２図と
同一の部分には同じ符号が付しである。まず、従来の製
造方法と同様に、シリコン基板１の表面に熱酸化膜９を
形成した後、微細なトレンチ　２を形成し、このトレン
チ２の内面にシリコン酸化膜３を形成する。次に、同図
（ａ）に示すように、全面に導電性のポリシリコン膜５
ａを堆積形成する。次に、同図（ｂ）に示すように、導
電性の前記ポリシリコン膜５ａを異方的にエツチングし
て、このポリシリコン８５ａを前記トレンチ２側面に円
筒状に残存させる。なお、このポリシリコン膜５ａは前
記トレンチ２の上端部まで残存しているのがよい。次に
、同図（Ｃ）に示すように、全面にレジストＩＯを堆積
形成した後、このレジスト１０を所望のパターンに露光
し現像する。そして、前記レジスト１０のパターンをマ
スクに前記熱酸化［９をエツチングし、前記シリコン基
板１表面を露出させることによりコンタクトホール４を
形成する。次に、同図（ｄ）に示すように、前記レジス
トｌＯを剥離した後、前記ポリシリコン膜５ａ表面と露
出している前記シリコン基板１表面とにシリコン層５ｂ
を選択的にエピタキシャル成長させる。なお、前記シリ
コン層５ｂは前記ポリシリコンＭＩ５ａ表面と前記シリ
コン基板１表面に別々に成長するが、前記ポリシリコン
Ｍ５ａが前記トレンチ２の上端部まで残存しているため
成長の途中で一体化する。次に、同図（ｅ）に示すよう
に、前記シリコン層５ｂ上にゲート絶縁膜７を形成した
後、導電性のポリシリコン膜を堆積形成する。そして、
このポリシリコン膜をバターニングし対向電極Ｂを形成
してセルキャパシタを完成する。

このようなセルキャパシタの製造方法においても第２図
に示す実施例と同様の効果が得られる。

さらに、情報蓄積電極をコンタクトホール４及びトレン
チ２に対してセルファラインにより形成できるため、製
造工程の簡略化やメモリセルの微細化を達成することが
できる。

第４図（ａ）〜（ｉ）に示す断面図は、コンタクトホー
ルをセルファラインにより形成するセルキャパシタに本
発明を適用したものである。なお、第４図において、前
記第３図と同一の部分には同じ符号を付しである。まず
、同図（ａ）に示すように、シリコン基板！の一生面に
熱酸化膜９を形成し、この熱酸化ｓ９上に第１の耐酸化
性膜１１を形成する。この後、前記第１の耐酸化性膜１
１及び熱酸化膜９を所望のパターンに順次エツチングす
る。次に、同図（ｂ）に示すように、全面に第２の耐酸
化性膜１２を堆積形成する。次に、同図（ｃ）に示すよ
うに、前記第２の耐酸化性Ｈ（２を異方的にエツチング
して前記第１の耐酸化性膜１１側壁にのみ残存させる。

次に、同図（ｄ）に示すように、前記第１及び第２の耐
酸化性膜１１．１２をマスクにして前記シリコン基板ｌ
をエツチングし、このシリコン基板１に微細なトレンチ
２を形成する。この後、熱酸化により前記トレンチ２内
面にシリコン酸化Ｈ３を形成する。次に、同図（ｅ）に
示すように、全面に導電性のポリシリコン膜５ａを堆積
形成する。次に、同図（ｆ）に示すように、前記ポリシ
リコン膜５ａを異方的にエツチングしてトレンチ２側面
に円筒状に残存させる。なお、このポリシリコン膜５ａ
は前記トレンチ２の上端部まで残存しているのがよい。

次に、同図（ｇ）に示すように、前記第１及び第２の耐
酸化性膜１１．１２を剥離する。これにより、前記トレ
ンチ２の周囲にはコンタクトホール４が形成される。次
に、同図（ｈ）に示すように、前記ポリシリコン膜５ａ
表面とコンタクトホール４により露出している前記シリ
コン基板１表面とにシリコン層５ｂを選択的にエピタキ
シャル成長させる。なお、前記シリコン層５ｂは前記ポ
リシリコン膜５ａ表面と前記シリコン基板１表面に別々
に成長するが、前記ポリシリコン膜５ａが前記トレンチ
２の上端部まで残存しているため成長の途中で一体化す
る。次に、同図（ｉ）に示すように、前記シリコン層５
ｂ上にゲート絶縁膜７を形成した後、導電性のポリシリ
コン膜を堆積形成する。そして、このポリシリコン膜を
パタニングし対向電極８を形成してセルキャパシタを完
成する。

このようなセルキャパシタの製造方法によれば、第３図
に示す実施例と同様の効果が得られるとともに、コンタ
クトホール４をフォトリソグラフィー工程なしに形成す
ることができる。よって、微細なトレンチ２にレジスト
が埋め込まれることがなく、前記トレンチ２内のレジス
トの残留、汚染という心配がなくなる。

ところで、第１図〜第４図で説明してきた各実施例は、
全て微細なトレンチ（穴）にセルキャパシタを埋め込ん
だものについての本発明の適用であるが、微細なトレン
チ（溝）にセルキャパシタを埋め込んだもの、例えばＩ
ＶＥＣ（Ｉｓｏｌａｔｉｏｎ−ｍｅｒｇｅｄ ＶＥｒｔｉｃａｌ　　Ｃａｐａｓｉｔｏｒ）セル（ＩＥ
ＤＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓｔ。

１９８４、ｐｐ２４０に記載されている。）に本発明を
適用することもできる。

［発明の効果］ 以上、説明したように本発明の半導体記憶装置及びその
製造方法によれば次のような効果を奏する。

情報蓄積電極が直接シリコン基板から結晶成長させたも
ので構成されているので、情報蓄積電極とトランスファ
ートランジスタのソース、ドレイン領域との界面におけ
る自然酸化膜の影響がなくなる。よって、これら情報蓄
積電極とトランスファートランジスタのソース、ドレイ
ン領域との接触抵抗値は低く、そのバラツキも小さくな
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体記憶装置につ
いて説明するための断面図、第２図は本発明の一実施例
に係わる半導体記憶装置の製造方法について説明するた
めの断面図、第３図及び第４図はそれぞれ本発明の他の
実施例に係わる半導体記憶装置の製造方法について説明
するための断面図、第５図及び第６図はそれぞれ従来の
半導体記憶装置を示す断面図、第７図は第５図の半導体
記憶装置におけるセルキャパシタの製造方法を示す断面
図である。 １・・・シリコン基板、２・・・トレンチ（穴）３・・
・絶縁膜、４・・・コンタクトホール、５ａ・・・ポリ
シリコン膜、５ｂ・・・シリコン層、７・・・ゲート絶
縁膜、８・・・対向電極。 出願人代理人　　弁理士　鈴江武彦 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）半導体基板にトレンチが形成され、このトレンチ
   内面に絶縁膜が形成され、情報蓄積電極、ゲート絶縁膜
   及び対向電極が少なくとも前記トレンチに埋め込まれた
   セルキャパシタを有する半導体記憶装置において、前記
   セルキャパシタの情報蓄積電極が少なくとも前記半導体
   基板からのエピタキシャル成長により形成された導電層
   で構成されていることを特徴とする半導体記憶装置。
2. （２）半導体基板にトレンチを形成する工程と、このト
   レンチ内面に絶縁膜を形成する工程と前記トレンチ側面
   に第１の導電層を形成するとともに、前記トレンチ側面
   の一部領域又は前記トレンチに近接した基板平面上の領
   域における半導体基板を露出させる工程と、前記第１の
   導電層及び露出させた半導体基板から選択的に導電層を
   エピタキシャル成長させ、この導電層を成長の途中で一
   体化させることにより第２の導電層を形成する工程と、
   この第２の導電層表面にゲート絶縁膜を形成する工程と
   を具備することを特徴とする半導体記憶装置の製造方法
   。