JPH027458A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特にその静電保護
回路の構造に関する。

〔従来の技術〕

一般に半導体集積回路装置には入出力端子に静電保護回
路が設置される。この静電保護回路は入出力端子に印加
される定格信号電圧を越えるサージ電圧に対して集積回
路装置の入カバッファ回路、出力バッファ回路を保護す
るための回路であり、使用する回路形式によりさまざま
な静電保護回路が存在している。

第３図および第４図はＴＴＬ回路によく用いられる従来
の静電保護回路の接続回路図およびそのチップ上の半導
体構造図である。この従来の静電保護回路は、例えば、
Ｐ型シリコン基板１のＮ型エピタキシャル層２に隣接し
てそれぞれ形成されたｎｐｎトランジスタＱとＰ型拡散
抵抗層５による抵抗Ｒとを含み、基板１上でトランジス
タＱのコレクタ電極６およびエミッタ電極８を信号入力
端子ＩＮおよび基準電位のＧＮＤ電源端子にそれぞれ結
線し、また拡散抵抗５の端子９および１０を基準電位の
ＧＮＤ電源端子およびトランジスタＱのベース電極７に
それぞれ結線することにより接続回路を構成して保護す
べき入力バッファ回路Ｂの前段に挿入される。この静電
保護回路の回路動作はつぎのように説明されている。す
なわち、信号入力端子ＩＮとＧＮＤ電源間に入力端子Ｉ
ＮがＶｃｃ電源より高電位となる正のサージ電圧が印加
された場合には、トランジスタＱのコレクタ電極６を通
してコレクタ領域（Ｎ型エピタキシャル層２）の電位が
上昇せしめられる。コレクタ領域の電位が上昇しこれが
ベース領域３との間の接合耐圧に達すると、ベース領域
３とコレクタ領域２間の接合がブレーク・ダウンしてベ
ース領域３の電位が上昇し、ベース電極７に接続されて
いる拡散抵抗層５の一端の電極１０とＧＮＤ電源に接続
されている他端の電極９との間には拡散抵抗５による電
位差が生じる。このためベース領域３とエミッタ領域４
間は順バイアス状態となるので、トランジスタＱは動作
して印加された正のサージ電圧による電荷を入力端子Ｉ
ＮからＧＮＤ電源へとバイパスすることとなり、他方、
入力端子ＩＮとＧＮＤ電源間に入力端子ＩＮがＧＮＤ電
源より低電位となる負のサージ電圧が印加された場合に
は、トランジスタＱのコレクタ電極６を通してコレクタ
領域２の電位が低下する。このようにコレクタ領域（Ｎ
型エピタキシャル層）の電位がＧ　Ｎ　Ｄ電源と同電位
に設定されている基板１の電位より低下すると、基板１
とコレクタ領域２間が順バイアス状態となるので印加さ
れた負のサージ電圧による電荷は入力端子ＩＮからＧＮ
Ｄ電源へとバイパスされる。或いは、このときベース領
域３はベース電極７．電極１０．拡散抵抗層５および電
極９を経てＧＮＤ電源に接続されているので、コレクタ
領域２の電位がＧＮＤ電源より低下するとベース領域３
とコレクタ領域２との間が順バイアス状態となり、トラ
ンジスタＱの逆方向動作により負のサージ電圧による電
荷を入力端子ＩＮからＧＮＤ電源へとバイパスすること
ともなる。

つぎに、入力端子ＩＮとＶｃｃ電源間に正のサージ電圧
が印加された場合では、トランジスタＱは入力端子ＩＮ
とＧＮＤ電源間に正のサージ電圧が印加された場合と同
じように動作して、正のサージ電圧による電荷を入力端
子ＩＮからＧＮＤ電源にバイパスする。図示してはいな
いが、集積回路チップの内部には、通常、コレクタ領域
がＶｃｃ電源に接続されているｎｐｎトランジスタが多
数存在しているので、バイパスされてＧＮＤ電源に蓄積
された正電荷はこれらのｎｐｎトランジスタが、基板１
との間に形成する多数の寄生ダイオードを介してＶｃｃ
電源にバイパスされる。

また更に、入力端子ＩＮとＶｃｃ電源間に負のサージ電
圧が印加された場合には、トランジスタＱは入力端子Ｉ
ＮとＧＮＤ電源間に負のサージ電圧が印加された場合と
同じように動作して、負のサージ電圧による電荷を入力
端子ＩＮからＧＮＤ電源へとバイパスする。この際、バ
イパスされＧＮＤ電源に蓄積された負電荷により、ＧＮ
Ｄ電源に接続されている拡散抵抗層５と基板１の電位が
それぞれ低下するが、拡散抵抗層５とエピタキシャル層
２との間の接合耐圧と基板１とエピタキシャル層２との
間の接合耐圧を比較すると、前者のＰＮ接合の方が接合
耐圧が低いため、拡散抵抗層５とエピタキシャル層２と
の間の接合の方がブレーク・ダウンする。従って、この
ＧＮＤ電源に蓄積された負電荷はＶｃｃ電源にバイパス
され消滅することとなる。

このように、この従来の静電保護回路は、どのような極
性のサージ電圧に対してもサージ電圧による電荷をバイ
パスする経路が存在するため、集積回路チップの入力バ
ッファ回路Ｂを効果的に保護することができる。すなわ
ち、通常の使用条件下においては十分な静電保護耐量を
有していると言える。

〔発明が解決しようとする課題〕 ところで、近年のバイポーラ・トランジスタ製造技術は
、トランジスタの高性能化、高集積化を実現するために
多結晶シリコンを引出し電極に使用するようになり、抵
抗素子も従来のＰＮ接合分離された拡散抵抗層ではなく
、多結晶シリコン層を直接抵抗素子として使用すること
が一般的になりつつある。多結晶シリコン層からなる抵
抗素子は拡散抵抗層に比べて絶対精度がよく、また、Ｐ
Ｎ接合分離されてはいないので電源電圧による抵抗値の
バイアス依存性がないという利点を有している。しかし
ながら、第３図の回路接続をもつ従来の静電保護回路は
、拡散抵抗に代えてこの多結晶シリコン抵抗が用いられ
ると、信号入力端子ＩＮとＶｃｃ電源間に負のサージ電
圧が印加された場合、その静電保護機能が著しく低下す
る。つぎにこの理由を説明する。

第５図は上記従来の静電保護回路を多結晶シリコン抵抗
を用いて形成した場合のチップ上の半導体構造図である
。ここで、１４ａ、１４ｂ。

１４ｃは多結晶シリコンから成るトランジスタＱの各引
出電極、１５は拡散抵抗５に代えて用いられた多結晶シ
リコン抵抗層である。

この半導体構造によると、入力端子ＩＮとＧＮＤ電源間
に正のサージ電圧が印加された場合には、トランジスタ
Ｑのコレクタ電極６および多結晶シリコン引出電極１４
ａを通してコレクタ領域２の電位が上昇する。この電位
上昇によりベース領域３とコレクタ領域２との間の接合
がブレーク・ダウンするとベース領域３の電位が上昇し
、ベース電極７と接続されている多結晶シリコン抵抗層
１５の一方の電極１０とＧＮＤ電源に接続されている他
方の電極９との間に多結晶シリコン抵抗層１５による電
位差が生じ、ベース領域３とエミッタ領域４間が順バイ
アス状態となる。従って、トランジスタＱが動作して正
のサージ電圧による電荷を入力端子ＩＮからＧＮＤ電源
へとバイパスする。

また、入力端子ＩＮとＧＮＤ電源間に負のサージ電圧が
印加された場合には、トランジスタＱのコレクタ電極６
および多結晶シリコン引出電極１４ａを通してコレクタ
領域２の電位が低下する。コレクタ領域２の電位がＧＮ
Ｄ電源と同電位に設定されている基板１の電位よりも低
下すると、基板１とコレクタ領域２間のＰＮ接合が順バ
イアス状態となるので、負のサージ電圧による電荷は入
力端子ＩＮからＧＮＤ電源へとバイパスされる。或いは
、このときベース領域３は多結晶シリコン引出電極１４
ｂ、ベース電極７．多結晶シリコン抵抗層１５の一端の
電極１０．多結晶シリコン抵抗層１５およびその他端の
電極９を経てＧＮＤ電源に接続されているので、コレク
タ領域２の電位がＧＮＤ電源より低下するとベース領域
３とコレクタ領域２間が順バイアス状態となり、トラン
ジスタＱの逆方向動作により負のサージ電圧による電荷
を入力端子ＩＮからＧＮＤ電源へとバイパスすることと
もなる。このように入力端子ＩＮとＧＮＤ電源間に正ま
たは負のサージ電圧が印加された場合には、この静電保
護回路はサージ電圧による電荷を入力端子ＩＮからＧＮ
Ｄ電源へ何れもバイパスするので、集積回路チップの入
力バッファ回路Ｂを効果的に保護することができる。

つぎに入力端子ＩＮとＶｃｃ電源間に正または負のサー
ジ電圧が印加された場合を検討する。まず、正のサージ
電圧が印加された場合には、トランジスタＱは入力端子
ＩＮとＧＮＤ電源間に正のサージ電圧が印加された場合
と同じように動作し゛て、正のサージ電圧による電荷を
入力端子ＩＮがらＧ　Ｎ　Ｄ電源にバイパスする。この
場合、ＧＮＤ電源に蓄積された正電荷は既に説明したと
同じく基板１内に多数存在する寄生ダイオードにより、
Ｖｃｃ電源にバイパスされる。つぎに入力端子ＩＮとＶ
ｃｃ電源間に負のサージ電圧が印加された場合を考える
と、トランジスタＱは入力端子ＩＮとＧＮＤ電源間に負
のサージ電圧が印加された場合と同じように動作し、負
のサージ電圧による電荷を入力端子ＩＮからＧＮＤ電源
へとバイパスする。従って、バイパスされＧＮＤ電源に
蓄積された負電荷により、ＧＮＤ電源に接続されている
多結晶シリコン抵抗層１５と基板１の電位がそれぞれ従
来の場合と同じように低下する。しかし、多結晶シリコ
ン抵抗層１５は選択酸化膜１３と絶縁膜１２とにより基
板１と絶縁されているので、拡散抵抗の場合ようにコレ
クタ領域をＶｃｃ電源に接続されているｎｐｎトランジ
スタの寄生ダイオードを介してはＧＮＤ電源に蓄積され
た負電荷をＶｃｃ電源にバイパスさせることがでざない
。これはこのｎｐｎトランジスタのコレクタ領域と基板
１間の接合耐圧は集積回路チップ内で最も大きいためで
ある。従って、ＧＮＤ電源に蓄積された負電荷はこれ以
外の集積回路チップ内部のダイオード素子或いは寄生ダ
イオードを経てＶｃｃ電源にバイパスされることとなる
。

このように、多結晶シリコン抵抗を使用して従来の静電
保護回路を形成すると、入力端子ＩＮとＶｃｃ電源間に
負のサージ電圧が印加された場合、サージ電圧による電
荷を静電保護回路によってはバイパスすることができず
、他の電流通路となり易い、例えば、入力バッファ回路
Ｂ等のＰＮ接合に集中させるのでその部分を劣化せしめ
る。

すなわち、サージ電圧に対する静電保護耐量が著しく低
下することとなる。

本発明の目的は、上記の情況に鑑み、多結晶シリコン抵
抗素子をバイパス経路とする静電保護回路の静電保護耐
量を正、負何れの極性のサージ電圧の入力に対して充分
に高め得た半導体集積回路装置を提供することである。

〔課題を解決するための手段〕

本発明によれば、半導体集積回路装置は、−導電型シリ
コン基板と、前記シリコン基板上に互いに隣接して形成
されるｎｐｎトランジスタ、ダイオードおよび絶縁膜上
の多結晶シリコン抵抗層から成る静電保護回路とを含ん
で成り、前記静電保護回路は、前記ｎｐｎトランジスタ
のコレクタ電極およびエミッタ電極をそれぞれ内部回路
の信号入力端子および基準電位電源に、また、前記多結
晶シリコン抵抗層の２つの端子を前記基準電位電源およ
びトランジスタのベース電極にそれぞれ結線すると共に
、前記ダイオードのアノード電極およびカソード電極を
それぞれ前記基準電位電源および内部回路の最高電位電
源に結線して接続回路を形成し前記内部回路の前段に挿
入されることを含んで構成される。

〔実施例〕

以下図面を参照して本発明の詳細な説明する。

第１図および第２図はそれぞれ本発明の一実施例を示す
半導体チップ上の静電保護回路の接続回路図およびその
半導体構造を示す断面図である。

本実施例によれば、本発明半導体集積回路装置の静電保
護回路は、Ｐ型シリコン基板１上のＮ型エピタキシャル
層２上に互いに隣接して形成されたｎｐｎトランジスタ
Ｑ、ダイオードＤおよび絶縁膜１２．１３上に形成され
た多結晶シリコン抵抗層１５による抵抗Ｒとを含み、基
板１上でトランジスタＱのコレクタ電極６およびエミッ
タ電極８をそれぞれ信号入力端子ＩＮおよび基準電位の
ＧＮＤ電源端子に、また、多結晶シリコン抵抗層１５の
端子９および１０をそれぞれ基準電位のＧＮＤ電源端子
およびトランジスタＱのベース電極７にそれぞれ結線す
ると共に、更にダイオードＤのアノード電極１７および
カソード電極１８をＧＮＤ電源およびＶｃｃ電源にそれ
ぞれ結線することにより接続回路を構成して、保護すべ
き入力バッファ回路Ｂの前段に挿入される。

この静電保護回路は基板１上でつぎのように動作する。

まず、入力端子ＩＮとＧＮＤ電源間に正のサージ電圧が
印加された場合には、トランジスタＱのコレクタ電極６
と多結晶シリコン引出電極１４ａを通してコレクタ領域
２の電位が上昇する。このコレクタ領域２の電位上昇に
よりベース領域３とコレクタ領域２間の接合がブレーク
・ダウンすると、ベース領域３の電位が上昇してベース
電極７と接続されている多結晶シリコン抵抗層】５の一
端の電極１０とＧＮＤ電源に接続されている他端の電極
１９との間に多結晶シリコン抵抗ｒｃ４１５による電位
差が生じ、ベース領域３とエミッタ領域４間が順バイア
ス状態となる。従って、トランジスタＱが動作して正の
サージ電圧による電荷を入力端子ＩＮからＧＮＤ電源へ
とバイパスする。つぎに、入力端子ＩＮとＧＮＤ電源間
に負のサージ電圧が印加された場合には、トランジスタ
Ｑのコレクタ電極６と多結晶シリコン引出電極１４ａを
通してコレクタ領域２の電位が低下する。コレクタ領域
２の電位がＧＮＤ電源と同電位に設定されている基板１
の電位よりも低下すると、基板１とコレクタ領域２間が
順バイアス状態となるので負のサージ電圧による電荷は
入力端子ＩＮからＧＮＤ電源へとバイパスされる。或い
は、このとき、ベース領域３は多結晶シリコン引出電極
１４ｂ、ベース電極７．−電極１０．多結晶シリコン抵
抗層１５および電極９を経てＧＮＤ電源に接続されてい
るので、コレクタ領域２の電位がＧＮＤ電源より低下す
るとベース領域３とコレクタ領域２間が順バイアス状態
となり、トランジスタＱの逆方向動作により負のサージ
電圧による電荷を入力端子ＩＮからＧＮＤ電源へバイパ
スすることともなる。

また、入力端子ＩＮとＶｃｃ電源間に正のサージ電圧が
印加された場合には、入力端子ＩＮとＧＮＤ電源間に正
のサージ電圧が印加された場合と同じようにトランジス
タＱが動作して正のサージ電圧による電荷を入力端子Ｉ
ＮからＧＮＤ電源にバイパスする。第２図には図示して
いないが、集積回路チップ内部には通常コレクタ領域が
Ｖｃｃ電源に接続されているｎｐｎトランジスタが多数
存在するので、このバイパスされたＧＮＤ電源に蓄積さ
れた正電荷は、基板１とこのコレクタ領域がＶｃｃ電源
に接続されているｎｐｎトランジスタのコレクタ領域と
が形成する寄生ダイオードによりＶｃｃ電源にバイパス
される。

つぎに、入力端子ＩＮとＶｃｃ電源間に負のサージ電圧
が印加された場合には、入力端子ＩＮとＧＮＤ電源間に
負のサージ電圧が印加された場合と同じように、負のサ
ージ電圧による電荷はトランジスタＱの動作により入力
端子ＩＮからＧ　Ｎ　Ｄ電源へとバイパスされる。この
バイパスされＧＮＤ電源に蓄積された負電荷により、Ｇ
ＮＤ電源に接続されている多結晶シリコン抵抗層１５基
板１．およびダイオードＤのアノード領域を形成するＰ
型拡散層１６の各電位がそれぞれ低下する。この際、多
結晶シリコン抵抗層１５は選択酸化膜１３と絶縁膜１２
とにより絶縁されており、また、既に述べたコレクタ領
域がＶ　ｃ　ｃ電源に接続されている図示されないｎｐ
ｎトランジスタのコレクタ領域と基板１間の接合耐圧は
集積回路チップ内で最も大きいため、これらｎｐｎトラ
ンジスタが形成する寄生ダイオードを介してはＧＮＤ電
源に蓄積された負電荷を他の内部回路の素子がブレーク
・ダウンする以前に直接バイパスすることはできない、
しかしながら、ダイオードＤのアノード領域を形成する
Ｐ型拡散層１６とカソード領域を形成するＮ型エピタキ
シャル層２と間の接合耐圧はトランジスタ領域と基板１
間の接合耐圧に比べれば小さく、また、カソード領域は
多結晶シリコン引出電極１４ｅと電極１８とを介してＶ
ｃｃ電源に接続されているため、ダイオードＤのアノー
ド領域の電位が低下してアノード領域とカソード領域と
の間の接合耐圧に達したとき、この接合のブレーク・ダ
ウンにより、ＧＮＤ電源に蓄積された負電荷の全てはＶ
ｃｃ電源へとバイパスされることとなる。このように、
本発明の半導体集積回路装置の静電保護回路は、どのよ
うな極性のサージ電圧に対してもサージ電圧による電荷
をバイパスする経路が存在するので多結晶シリコンを使
用して抵抗素子を形成する集積回路チップに対して大き
な静電保護耐量をもつことができ、入力および出力バッ
ファ回路その他の内部回路をサージ入力に対して効果的
に保護することができる。

なお、静電保護回路は、サージ電圧による電荷をバイパ
スするという目的から、サージ電圧の印加に対する応答
が比較的速いことが必要条件とされるため、サージ電圧
による電荷のバイパス経路となるトランジスタとダイオ
ードとは基板上に互いに隣接して配置し、かつトランジ
スタのエミッタとダイオードのアノード間を最短距離の
配線により接続した場合に本発明は最も大きな効果をあ
げることができる。

〔発明の効果〕

以上詳細に説明したように、本発明にかかる静電保護回
路は、どのような極性のサージ電圧に対してもサージ電
圧による電荷をバイパスできる経路を有しているのでサ
ージ電圧に対する静電保護耐量が大きくとれる効果を有
する。また、サージ電圧による電荷は、内部回路を構成
している素子のダイオードまたは寄生ダイオードを通る
ことがないので、集積回路チップ上の素子のレイアウト
に依存することなく、大きな静電保護耐量を安定に構成
させることができる。すなわち、静電保護耐量の小さな
集積回路装置は、製造工程または製品の取扱い中の静電
破壊が起き易く、また集積回路装置を使用するシステム
の信頼性を著しく低下せしめる欠点を有するが、このよ
うに静電保護耐量の大きな静電保護回路を形成する集積
回路装置を用いれば製造技術上およびシステム構成上の
信頼性を著しく高めることが可能となる。

【図面の簡単な説明】

第１図および第２図はそれぞれ本発明の一実施例を示す
静電保護回路の接続回路図およびその半導体構造を示す
断面図、第３図および第４図はそれぞれＴＴＬ回路によ
く用いられる従来の静電保護回路の接続回路図およびそ
のチップ上の半導体構造図、第５図は上記従来の静電保
護回路を多結晶シリコン抵抗を用いて形成した場合のチ
ップ上の半導体構造図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型エピタキシャ
ル層、３・・・Ｐ型ベース領域、４・・・ｎ＋エミッタ
領域、６・・・コレクタ電極、７・・・ベース電極、８
・・・エミッタ電極、９．１０・・・抵抗端子、１２・
・・絶縁膜、１３・・・選択酸化膜、１４ａ〜１４ｅ・
・・多結晶シリコン引出電極、１５・・・多結晶シリコ
ン抵抗層、１６・・・Ｐ型拡散層、１７・・・アノード
電極、１８・・・カソード電極、Ｑ・・・ｎｐｎトラン
ジスタ、Ｒ・・・抵抗、Ｄ・・・ダイオード。 万　ｌ　図 刀 Ｊ 図 声 図 一３２′を 万 図

Claims (1)

【特許請求の範囲】
1. 一導電型シリコン基板と、前記シリコン基板上に互いに
   隣接して形成されるｎｐｎトランジスタ、ダイオードお
   よび絶縁膜上の多結晶シリコン抵抗層から成る静電保護
   回路とを含んで成り、前記静電保護回路は、前記ｎｐｎ
   トランジスタのコレクタ電極およびエミッタ電極をそれ
   ぞれ内部回路の信号入力端子および基準電位電源に、ま
   た、前記多結晶シリコン抵抗層の２つの端子を前記基準
   電位電源およびトランジスタのベース電極にそれぞれ結
   線すると共に、前記ダイオードのアノード電極およびカ
   ソード電極をそれぞれ前記基準電位電源および内部回路
   の最高電位電源に結線して接続回路を形成し前記内部回
   路の前段に挿入されることを特徴とする半導体集積回路
   装置。