JPS61285749A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61285749A JPS61285749A JP12744485A JP12744485A JPS61285749A JP S61285749 A JPS61285749 A JP S61285749A JP 12744485 A JP12744485 A JP 12744485A JP 12744485 A JP12744485 A JP 12744485A JP S61285749 A JPS61285749 A JP S61285749A
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- JP
- Japan
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- type
- well
- wiring
- resistance
- input terminal
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- Pending
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に半導体集積
回路装置に適用する入力保護回路の改良に係るものであ
る。
回路装置に適用する入力保護回路の改良に係るものであ
る。
一般的なこの種の半導体集積回路装置における入力保護
回路を第２図に示す、すなわち、この第２図回路におい
て、外部入力端子としてのパッドＩは、配線１３ａによ
り抵抗Ｒに、またこの抵抗Ｒは配線１３ｂによって被保
護回路１０の入力端子と、電源Ｖに対して順方向のクラ
ンプダイオードＤ１゜およびグランドＧに対して逆方向
のクランプダイオードＧ２にそれぞれ接続して構成させ
たものである。
回路を第２図に示す、すなわち、この第２図回路におい
て、外部入力端子としてのパッドＩは、配線１３ａによ
り抵抗Ｒに、またこの抵抗Ｒは配線１３ｂによって被保
護回路１０の入力端子と、電源Ｖに対して順方向のクラ
ンプダイオードＤ１゜およびグランドＧに対して逆方向
のクランプダイオードＧ２にそれぞれ接続して構成させ
たものである。
また前記入力保護回路の抵抗Ｒとしての、特開昭５９−
１０７５５５号公報に開示された従来の概要構成を第３
図（ａ）、（ｂ）に示しており、同図中、符号３１はＰ
形シリコン基板、３２はこの基板３１に形成されたｎ形
拡散層、３３は同基板３１上の第１の絶縁膜、３４ａ、
３４ｂは配線コンタクトホール、３５は前記抵抗Ｒとし
てのモリブデンシリサイド層、３Ｂは同層３５上の第２
の絶縁膜、１３ａは前記アルミニウム入力配線である。
１０７５５５号公報に開示された従来の概要構成を第３
図（ａ）、（ｂ）に示しており、同図中、符号３１はＰ
形シリコン基板、３２はこの基板３１に形成されたｎ形
拡散層、３３は同基板３１上の第１の絶縁膜、３４ａ、
３４ｂは配線コンタクトホール、３５は前記抵抗Ｒとし
てのモリブデンシリサイド層、３Ｂは同層３５上の第２
の絶縁膜、１３ａは前記アルミニウム入力配線である。
しかしてこの従来例構成の場合、パッド■に外部から入
力される信号は、配線１３ａにより抵抗Ｒを通して伝え
られ、被保護回路ｌＯの入力端子を含む配線１３ｂに付
加されている容量に対して、同人力信号に対応した篭筒
の充、放電をなす。
力される信号は、配線１３ａにより抵抗Ｒを通して伝え
られ、被保護回路ｌＯの入力端子を含む配線１３ｂに付
加されている容量に対して、同人力信号に対応した篭筒
の充、放電をなす。
そしてこの場合、入力として、電源電圧よりも高い電位
の信号が配線１３ｂにまで伝えられると、この配線１３
ｂには抵抗Ｒと付加容量との積の時定数に従った電位変
化を生じ、かつ同配線１３ｂの電位が電源電圧よりも高
くなった時点で、クランプダイオードＤｉが動作して、
同電位の過剰な上昇を抑制するように作用し、またこれ
とは反対に、入力として、接地電位よりも低い電位の信
号が配線１３ｂにまで伝えられると、前記と同様にこの
配線１３ｂに抵抗Ｒと付加容量との積の時定数に従った
電位変化を生じ、かつ同配線１３ｂの電位が接地電位よ
りも低くなった時点で、今度はクランプダイオードＤ２
が動作して、同電位の過剰な低下を抑制するように作用
し、これらの動作により被保護回路ｌＯを保護するので
ある。
の信号が配線１３ｂにまで伝えられると、この配線１３
ｂには抵抗Ｒと付加容量との積の時定数に従った電位変
化を生じ、かつ同配線１３ｂの電位が電源電圧よりも高
くなった時点で、クランプダイオードＤｉが動作して、
同電位の過剰な上昇を抑制するように作用し、またこれ
とは反対に、入力として、接地電位よりも低い電位の信
号が配線１３ｂにまで伝えられると、前記と同様にこの
配線１３ｂに抵抗Ｒと付加容量との積の時定数に従った
電位変化を生じ、かつ同配線１３ｂの電位が接地電位よ
りも低くなった時点で、今度はクランプダイオードＤ２
が動作して、同電位の過剰な低下を抑制するように作用
し、これらの動作により被保護回路ｌＯを保護するので
ある。
またこの第３図に示す従来例技術の場合には、前記のよ
うに抵抗Ｒとして、モリブデンシリサイドなどによる高
融点金属の硅化物からなる高融点導体パターンを用いて
いるのである。
うに抵抗Ｒとして、モリブデンシリサイドなどによる高
融点金属の硅化物からなる高融点導体パターンを用いて
いるのである。
しかしながら、このような従来例による半導体集積回路
装置の入力保護回路構成では、抵抗に適用されている材
料、すなわちこ−ではモリブデンシリサイドなどによる
高融点金属の硅化物を考慮するとき、回路保護に充分な
抵抗値を得ようとするのには、面積的に可成り大きくす
る必要があって、装置の高密度集積化の阻げになるなど
の問題点があった。
装置の入力保護回路構成では、抵抗に適用されている材
料、すなわちこ−ではモリブデンシリサイドなどによる
高融点金属の硅化物を考慮するとき、回路保護に充分な
抵抗値を得ようとするのには、面積的に可成り大きくす
る必要があって、装置の高密度集積化の阻げになるなど
の問題点があった。
従ってこの発明の目的とするところは、入力保護回路の
抵抗を高抵抗構造として面積占有率を少なくしたこの種
の半導体集積回路装置を得ることである。
抵抗を高抵抗構造として面積占有率を少なくしたこの種
の半導体集積回路装置を得ることである。
前記目的を達成するために、この発明に係る半導体集積
回路装置は、装置内に組込む入力保護回路の抵抗として
、同装置の半導体基板内に形成される高抵抗のウェルを
用い、この高抵抗ウェルの表面２箇所から同一タイプの
低抵抗半導体層を介してそれぞれに配線を取出し、その
一方を外部入力端子側に、他方を被保護回路側にそれぞ
れ接続させたものである。
回路装置は、装置内に組込む入力保護回路の抵抗として
、同装置の半導体基板内に形成される高抵抗のウェルを
用い、この高抵抗ウェルの表面２箇所から同一タイプの
低抵抗半導体層を介してそれぞれに配線を取出し、その
一方を外部入力端子側に、他方を被保護回路側にそれぞ
れ接続させたものである。
すなわち、この発明では、入力保護回路の抵抗として半
導体基板内に形成される高抵抗のウェルを用いているた
めに、例えばポリシリコンや拡散層などのシリサイド化
による低抵抗化とは無関係に取扱うことが可能で、この
種の抵抗としては充分な抵抗値をより少ない面積内に形
成し得るのである。
導体基板内に形成される高抵抗のウェルを用いているた
めに、例えばポリシリコンや拡散層などのシリサイド化
による低抵抗化とは無関係に取扱うことが可能で、この
種の抵抗としては充分な抵抗値をより少ない面積内に形
成し得るのである。
以下、この発明に係る半導体集積回路装置の一実施例に
つき、第１図（ａ）、（ｂ）を参照して詳細に説明する
。
つき、第１図（ａ）、（ｂ）を参照して詳細に説明する
。
この第１図（ａ）、（ｂ）実施例構成は、前記第３図（
ａ）、（ｂ）従来例構成に対応して表わしたものであり
、これらの各図中、同一符号は同一または相当部分を示
しいる。
ａ）、（ｂ）従来例構成に対応して表わしたものであり
、これらの各図中、同一符号は同一または相当部分を示
しいる。
またこの実施例において、符号１１はｎ形シリコン半導
体基板、１２はこの基板１１の表面部に選択的に拡散形
成されたｐ−形ウェルセ、前記した外部入力端子、被保
護回路への各配線１３ａ、１３ｂに対しては、表面２箇
所からそれぞれに低抵抗のｐ１形半導体ｆｉ１４ａ、１
４ｂを介してオーミック・コンタクトをとっており、ま
た１５はフィールド酸化膜、１Ｂは絶゛縁膜、１７ａ、
１７ｂは各配線１３ａ、１３ｂのコンタクトホールであ
る。
体基板、１２はこの基板１１の表面部に選択的に拡散形
成されたｐ−形ウェルセ、前記した外部入力端子、被保
護回路への各配線１３ａ、１３ｂに対しては、表面２箇
所からそれぞれに低抵抗のｐ１形半導体ｆｉ１４ａ、１
４ｂを介してオーミック・コンタクトをとっており、ま
た１５はフィールド酸化膜、１Ｂは絶゛縁膜、１７ａ、
１７ｂは各配線１３ａ、１３ｂのコンタクトホールであ
る。
従ってこの実施例構成の場合、前記外部入力端子Ｉに入
力される信号は、配線１３ａから低抵抗のダ形半導体層
１４ａを介して高抵抗のｐ−形ウエル１２を通り、かつ
再度低抵抗のｐ−形半導体層１４ｂを介して配線１３ｂ
に伝えられることになり、さきに述べた従来例構成と同
様の作用を、こ−では高抵抗ｐ形つェル１２の介在によ
って行なわせることができるのである。
力される信号は、配線１３ａから低抵抗のダ形半導体層
１４ａを介して高抵抗のｐ−形ウエル１２を通り、かつ
再度低抵抗のｐ−形半導体層１４ｂを介して配線１３ｂ
に伝えられることになり、さきに述べた従来例構成と同
様の作用を、こ−では高抵抗ｐ形つェル１２の介在によ
って行なわせることができるのである。
以上詳述したようにこの発明によれば、半導体集積回路
装置にあって、同装置内での入力保護回路の抵抗に、そ
の半導体基板内に形成した高抵抗のウェルを用いるよう
にしたから、少ない面積占有率によりこの種の抵抗とし
て充分な抵抗値を得ることができ、またこの高抵抗ウェ
ルの形成も容易であって、例えばポリシリコンや拡散層
などのシリサイド化による低抵抗化とは無関係に取扱う
ことが可能であるなどの特長を有する。
装置にあって、同装置内での入力保護回路の抵抗に、そ
の半導体基板内に形成した高抵抗のウェルを用いるよう
にしたから、少ない面積占有率によりこの種の抵抗とし
て充分な抵抗値を得ることができ、またこの高抵抗ウェ
ルの形成も容易であって、例えばポリシリコンや拡散層
などのシリサイド化による低抵抗化とは無関係に取扱う
ことが可能であるなどの特長を有する。
第１図（ａ）、（ｂ）はこの発明の一実施例を適用した
半導体集積回路装置での入力保護回路の概要を示す平面
パターン説明図、および同Ｉｂ−Ｉｂ線部の断面構成図
であり、また第２図は一般的な半導体集積回路装置にお
ける入力保護回路を示す回路接続図、第３図は同上従来
例による入力保護回路の概要を示す平面パターン説明図
、および同Ｉｂ−Ｉｂ線部の断面構成図である。 ■・・・・外部入力端子（パッド）、Ｒ・・・・抵抗、
１０・・・・被保護回路、１１・・・・ｎ形シリコン半
導体基板、１２・・・・高抵抗のｐ−形ウエル、 １３
ａ、１３ｂ・・・・配線、１４ａ、１４ｂ・・・・低抵
抗のダ形半導体層、１Ｂ・・・・絶縁膜。 代理人 大 岩 増 雄 第１図 （ｂ） 手続補正書（自発）
半導体集積回路装置での入力保護回路の概要を示す平面
パターン説明図、および同Ｉｂ−Ｉｂ線部の断面構成図
であり、また第２図は一般的な半導体集積回路装置にお
ける入力保護回路を示す回路接続図、第３図は同上従来
例による入力保護回路の概要を示す平面パターン説明図
、および同Ｉｂ−Ｉｂ線部の断面構成図である。 ■・・・・外部入力端子（パッド）、Ｒ・・・・抵抗、
１０・・・・被保護回路、１１・・・・ｎ形シリコン半
導体基板、１２・・・・高抵抗のｐ−形ウエル、 １３
ａ、１３ｂ・・・・配線、１４ａ、１４ｂ・・・・低抵
抗のダ形半導体層、１Ｂ・・・・絶縁膜。 代理人 大 岩 増 雄 第１図 （ｂ） 手続補正書（自発）
Claims (1)
- 装置内に組込む入力保護回路の抵抗として、その半導体
基板内に形成される高抵抗のウェルを用い、この高抵抗
ウェルを適宜配線によつて、低抵抗半導体層を介し、外
部入力端子側と被保護回路側とにそれぞれ接続させたこ
とを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12744485A JPS61285749A (ja) | 1985-06-12 | 1985-06-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12744485A JPS61285749A (ja) | 1985-06-12 | 1985-06-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61285749A true JPS61285749A (ja) | 1986-12-16 |
Family
ID=14960080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12744485A Pending JPS61285749A (ja) | 1985-06-12 | 1985-06-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027458A (ja) * | 1988-06-24 | 1990-01-11 | Nec Corp | 半導体集積回路装置 |
-
1985
- 1985-06-12 JP JP12744485A patent/JPS61285749A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH027458A (ja) * | 1988-06-24 | 1990-01-11 | Nec Corp | 半導体集積回路装置 |
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