JPH0276040A - エラー判定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理装置におけるエラー内容の判定
方式に関するものである。

［従来の技術］ 第４図は従来のサービスプロセッサからＬＳＩ内のラッ
チ群を読み書きするためのハードウェアを示すブロック
図である。図において、１は後記のサービスプロセッサ
１２を制御する演算処理装置、２は演算処理装置１より
書込みデータをあらかじめ保持せしめるためのバッファ
記憶部、３はバッファ記憶部２のアクセスアドレスを保
持するアドレスレジスタ、９及びｌＯはＬＳＩ（大規模
集積回路）、４はＬＳＩ９及び１０からのシフトデータ
を一定ビット幅だけ保持するシフトレジスタ、１２はサ
ービスプロセッサ、１１はサービスプロセッサ１２内の
データパス、１３はＬＳＩＱ内のラッチ群、１４はシフ
トレジスタ４のデータをＬＳＩＱ内のラッチ群１３へ供
給するためのシフトパスである。

第５図は第４図の従来例における動作時の各部のタイミ
ングを示す図である。

次に、上記従来例の動作について説明する。まず、サー
ビスプロセッサ１２からＬＳＩ９及びｌＯのラッチ群１
３に値をセットする場合について述べる。サービスプロ
セッサ１２の演算処理装置１はラッチ群１３に設定すべ
き全データをバッファ記憶部２に書き込む。書込みアド
レスはアドレスレジスタ３により逐次に演算処理装置１
からデータパス１１を経由してセットされる。バッファ
記憶部２へのデータ蓄積の完了後、演算処理装置１はシ
フト動作を起動せしめる。このシフト動作は、シフトレ
ジスタ４によりバッファ記憶部２から書込みデータを取
り込みつつ自動的に、かつ高速に行われる。

第５図は上記のような従来例の動作時における各部のタ
イミングを示している。シフトクロック「１」に先立っ
てインクリメントクロックによってアドレスレジスタ３
の内容が＋１され、新しい書込みデータＤｏがバッファ
記憶部２から読み出され、シフトレジスタ４に同時に設
定される。シフトレジスタ４のモードは当該タイミング
中は並列セットモードに切り換えである。次に、シフト
レジスタ４のモードをシフトモードにした後、シフトレ
ジスタ４のビット長の８ビット分のシフトクロックを発
生せしめる。

以上のように、シフトレジスタ４の内容はシフトパス１
４を経由してＬＳＩＱ内のラッチ群１３へ順次に書き込
まれる。８ビット分のシフト完了後は、再びシフトレジ
スタ４のモードを並列セットモードに切り換えインクリ
メントクロックを発生せしめることにより、バッファ記
憶部２内の新しい８ビツトデータがシフトレジスタ４ヘ
ロードされる。

逆に、ＬＳｒｅ内のラッチ群１３のデータをバッファ記
憶部２へ読み込む場合には、シフトクロックによるシフ
ト完了後、インクリメントクロックによるアドレスレジ
スタ３の＋１タイミングで、シフトレジスタ４の内容を
バッファ記憶部２に書き込む。

上記のようなハードウェアによって、サービスプロセッ
サ１２はＬＳＩｅ内のラッチ群１３の内容を自由に読み
書きできる。この機能を利用して、従来のサービスプロ
セッサ１２はＬＳＩ９及び１０内のエラー情報を読み出
し、演算処理装置１によってエラーの判定を行っていた
。

［発明が解決しようとする課題］ 上記従来のサービスプロセッサ１２は以上のように構成
されているので、ＬＳＩ９及びｌＯの長大なラッチ群１
３内に散在しているエラー情報を検査するため、演算処
理装置１が多数回にわたってバッファ記憶部２の内容を
アクセスしなければならず、それゆえ、ラッチ群１３内
のエラー情報の有無を判定するところのエラー判定には
長時間を要するという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＬＳＩのラッチ群内に散在しているエラー情
報の有無の判定を高速に実行することができるエラー判
定方式を得ることを目的とする。

［課題を解決するための手段］ この発明に係るエラー判定方式は、バッファ記憶部とシ
フトレジスタ間のデータ転送パスに設けたスイッチの両
端に接続された比較回路により、バッファ記憶部の内容
とシフトレジスタの内容とを、シフト動作に同期して比
較し、その比較結果をフリップフロップに記憶させ、シ
フト動作の完了後に、演算処理装置により当該フリップ
フロップの状態を読み取ることにより、ＬＳＩ内のラッ
チ群に特定のエラーが発生しているか否かを判定し得る
ようにしたものである。

［作用］ この発明におけるエラー判定方式は、バッファ記憶部と
シフトレジスタ間のデータ転送パスにスイッチを介して
接続された比較回路により、バッファ記憶部の内容とシ
フトレジスタの内容とをシフト動作に同期して比較し、
その比較結果を演算処理装置から参照可能なフリップフ
ロップに記憶させ、シフト動作の完了後に、演算処理装
置により当該フリップフロップの状態を読み取り、これ
により、ＬＳＩのラッチ群内に散在しているエラー情報
の有無を高速に判定できる。

［実施例］ 第１図はこの発明の実施例であるエラー判定方式を用い
た、サービスプロセッサからＬＳＩ内のラッチ群を読み
書きするためのハードウェアを示すブロック図で、第４
図と同一符号は同−又は相当部分を表示しており、その
詳細な説明は省略する。図において、５はバッファ記憶
部２とシフトレジスタ４間のデータ転送パスに設けられ
、両者間のデータ転送を切り離すためのスイッチ、６は
バッファ記憶部２の内容とシフトレジスタ４の内容とを
シフト動作に同期して比較する比較回路、７は比較回路
６の比較結果を記憶するフリップフロップ、８はフリッ
プフロップ７の内容をデータパス１１へ送り、かつデー
タパス１１からのリセットデータを取り込み、フリップ
フロップ７をリセットするためのバッフ７レジスタであ
る。

第２図は第１図のこの発明の実施例における動作時の各
部のタイミングを示す図である。

次に、上記この発明の実施例の動作について説明する。

通常、スイッチ５は閉成（接続状態）されており、上記
従来例と同様にバッファ記憶部２のデータをシフトレジ
スタ４へ供給し、逆にシフトレジスタ４の内容をバッフ
ァ記憶２へ書き込めるようにする。

ここで、サービスプロセッサ１２が、ラッチ群１３内に
散在するエラー情報の数ビットのうちの１つでも「ｌ」
であることで、重大なエラーが発生しているか否かを判
定しようとする時、演算処理装置ｌは、まず、比較デー
タとなる比較パターンをバッファ記憶部２内に書き込む
。次に、演算処理装置１はバッファレジスタ８によりフ
リップフロップ７をリセットし、スイッチ５をｒＷＩ放
することによりバッファ記憶部２とシフトレジスタ４間
のデータ転送パスを切り離す。

以上のような状態において、バッファ記憶部２について
はラッチ群１３への書込み動作を行い、シフトレジスタ
４についてはラッチ群１３の読取り動作を行う。その結
果、比較回路６へは、バッファ記憶部２から比較パター
ンが入力され、シフトレジスタ４からラッチ群１３の読
取りデータが人力され、比較回路６による比較結果がフ
リップフロップ７に記憶される。

第２図は上記のようなこの発明の実施例の動作時におけ
る各部のタイミングを示している。シフトレジスタ４ヘ
シフトクロツクを８回印加した後、シフトレジスタ４の
モードはシフトのままでインクリメントクロックを発生
せしめる。これにより、アドレスレジスタ３の内容が＋
１され、新たな比較データがバッファ記憶部２から読み
出される。

このタイミングでフリップフロップ７へクロックを印加
することにより、比較回路６からの比較結果をフリップ
フロップ７が記憶することができる。

フリップフロップ７へのクロックはシフトクロックを８
回発生した後の１クロック分のすきまでのみ発生させる
ので、シフト中のデータとの比較結果をフリップフロッ
プ７が誤って拾うことはない。

また、シフトモードをシフトしているので、インクリメ
ントクロックの発生タイミングで、シフトレジスタ４が
誤って保持データを壊すこともない。

第３図（ａ）及び（ｂ）は第１図のこの発明の実施例に
おける比較回路の構成及びラッチ群のデータ例を示す図
である。図に示すように比較回路６はＡＮＤゲート１５
とＯＲゲート１６から構成される。比較回路６へ入力す
るバッファ記憶部２からの比較パターンは、シフトレジ
スタ４からのラッチ群１３のデータに対してマスクパタ
ーンとして働き、エラー判定に必要なビット位置にのみ
「１」を有する。比較回路６はＡＮＤゲー）１５によっ
て、バッファ記憶部２からの比較パターンとシフトレジ
スタ４からのラッチ群１３のデータとの論理積をとるこ
とにより、比較パターンの「ｌ」に対応するラッチ群１
３のデータ中のエラー情報のみを取り出す。次に、比較
回路６は取り出したエラー情報のすべてをＯＲゲー）１
６によって論理和をとることにより、フリップフロップ
７への出力信号とする。フリップフロップ７はその出力
信号をさらに前回の比較結果との論理和をとった上で記
憶する。以上のような操作を、ラッチ群１３をすへてシ
フトするまで繰り返すことにより、所望のエラー情報を
演算処理装置ｌによりバッファレジスタ８を通して読み
取ることができる。

なお、上記実施例では、比較回路６へ人力する比較パタ
ーンの記憶バッファとして、通常使用するバッファ記憶
部２を使用した構成を示しているが、比較パターン専用
のバッファ記憶部を別途に設け、スイッチ５を省略した
構成としても良く、さらに、ラッチ群１３の内容を同時
にバッファ記憶部２へ読み込むことも可能である。

また、上記実施例において、バッファ記憶部２゜比較回
路６及びフリップフロップ７を複数個設けることにより
、複数のエラー判定を同時に行うことができるようにな
ることは云うまでもない。　［発明の効果］ 以上のように、この発明のエラー判定方式によれば、バ
ッファ記憶部とシフトレジスタ間のデータ転送パスにス
イッチを介して接続された比較回路により、バッファ記
憶部の内容とシフトレジスタの内容とをシフト動作に同
期して比較し、その比較結果を演算処理装置から参照可
能なフリップフロップに記憶させ、シフト動作の完了後
に、演算処理装置により当該フリップフロップの状態を
読み取るようにしたので、ＬＳＩのラッチ群内に散在し
ているエラー情報の有無の判定を高速に実行することが
でき、さらに装置を安価に実現できるなど優れた効果を
奏する。

【図面の簡単な説明】

第１図はこの発明の実施例であるエラー判定方式を用い
た、サービスプロセッサからＬＳＩ内のラッチ群を読み
書きするためのハードウェアを示すブロック図、第２図
は第１図のこの発明の実施例における動作時の各部のタ
イミングを示す図、第３図（ａ）及び（ｂ）は第１図の
この発明の実施例における比較回路の構成及びラッチ群
のデータ例を示す図、第４図は従来のサービスプロセッ
サからＬＳＩ内のラッチ群を読み書きするためのハード
ウェアを示すブロック図、第５図は第４図の従来例にお
ける動作時の各部のタイミングを示す図である。 図において、ｌ・・・演算処理装置、２・・・バッファ
記憶部、３・・・アドレスレジスタ、４・・・シフトレ
ジスタ、５・・・スイッチ、６・・・比較回路、７・・
・フリップフロップ、８・・・バッファレジスタ、９，
１０・・・ＬＳＩ、１１・・・データパス、１２・・・
サービスプロセッサ、１３・・・ラッチ群、１４・・・
シフトパス、１５・・・ＡＮＤゲート、１６・・・ＯＲ
・・・ゲート　である。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. ＬＳＩ内のラッチ群をシリアルに読み書きするためのシ
   フトレジスタと、このシフトレジスタへデータを順次に
   供給するバッファ記憶部と、このバッファ記憶部のアド
   レスを上記ラッチ群のシフト動作と同期して変化せしめ
   るアドレスレジスタを備えたサービスプロセッサにおい
   て、上記バッファ記憶部と上記シフトレジスタ間のデー
   タ転送パスにスイッチを設け、このスイッチの両端に接
   続された比較回路と、この比較回路の比較結果を記憶す
   るフリップフロップを設け、このフリップフロップの内
   容の判定及びリセット等の動作を、上記サービスプロセ
   ッサを制御する演算処理装置で行うことにより、上記比
   較回路は上記バッファ記憶部の内容と上記シフトレジス
   タの内容とを上記ラッチ群のシフト動作に同期して比較
   し、上記ラッチ群内のエラー情報の有無を判定すること
   を特徴とするエラー判定方式。