JPH0276052A - バス拡張装置 - Google Patents
バス拡張装置Info
- Publication number
- JPH0276052A JPH0276052A JP22896288A JP22896288A JPH0276052A JP H0276052 A JPH0276052 A JP H0276052A JP 22896288 A JP22896288 A JP 22896288A JP 22896288 A JP22896288 A JP 22896288A JP H0276052 A JPH0276052 A JP H0276052A
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- Japan
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- interrupt request
- path
- signal
- extension device
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- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、パーソナルコンピュータ及び端末装置等の
処理装置本体に接続するパス拡張装置に間するものであ
る。
処理装置本体に接続するパス拡張装置に間するものであ
る。
［従来の技術］
第３図は従来のパス拡張装置と処理装置本体との接続関
係図である。図において、ｌはパス拡張装置、２はパス
拡張装置１に実装された人出力制御装置（ＩＯＣ−１）
、３はパス拡張装置１に実装されたｎ番目の人出力制御
装置（ＩＯＣ−ｎ）、４はパス拡張装置１のパス、５は
割込み要求信号ドライバ回路、６は割込み要求信号以外
のパス制御信号発生回路、７は信号ケーブル、８はデー
タの処理装置本体、９は割込み要求信号レシーバ回路、
１０は割込み要求信号以外のパス制御信号発生回路、１
１は処理装置本体８のパス、】２は割込み制御回路（Ｉ
Ｔ）、１３はシステム全体を制御する中央処理装置（Ｃ
ＰＵ）である。
係図である。図において、ｌはパス拡張装置、２はパス
拡張装置１に実装された人出力制御装置（ＩＯＣ−１）
、３はパス拡張装置１に実装されたｎ番目の人出力制御
装置（ＩＯＣ−ｎ）、４はパス拡張装置１のパス、５は
割込み要求信号ドライバ回路、６は割込み要求信号以外
のパス制御信号発生回路、７は信号ケーブル、８はデー
タの処理装置本体、９は割込み要求信号レシーバ回路、
１０は割込み要求信号以外のパス制御信号発生回路、１
１は処理装置本体８のパス、】２は割込み制御回路（Ｉ
Ｔ）、１３はシステム全体を制御する中央処理装置（Ｃ
ＰＵ）である。
第４図は従来例による割込み要求信号の発生タイミング
を示す図である。
を示す図である。
次に、上記従来のパス拡張装置と処理装置本体との動作
について説明する。パス拡張装置ｌに実装された入出力
制御Ｈ置２及び３から出力された割込み要求信号はパス
′拡張装置１のパス４２割込み要求信号ドライバ回路５
．信号ケーブル７を経由して処理装置本体８に達し、割
込み要求信号レシーバ回路９でバッファされた後、処理
装置本体８のパス１１に割込み要求信号を伝える。処理
装置本体８のパス１１には割込み要求信号を受ける割込
み制御回路１２が接続されており、割込み要求信号のＬ
ｏｗからＨｉｇｈへのレベル変化を検出して、人出力制
御装置２及び３の１番目からｎ番目の割込み要求信号を
ベンディングし、中央処理装置１３へ割込み要求を出す
。
について説明する。パス拡張装置ｌに実装された入出力
制御Ｈ置２及び３から出力された割込み要求信号はパス
′拡張装置１のパス４２割込み要求信号ドライバ回路５
．信号ケーブル７を経由して処理装置本体８に達し、割
込み要求信号レシーバ回路９でバッファされた後、処理
装置本体８のパス１１に割込み要求信号を伝える。処理
装置本体８のパス１１には割込み要求信号を受ける割込
み制御回路１２が接続されており、割込み要求信号のＬ
ｏｗからＨｉｇｈへのレベル変化を検出して、人出力制
御装置２及び３の１番目からｎ番目の割込み要求信号を
ベンディングし、中央処理装置１３へ割込み要求を出す
。
第４図には、人出力制御装置（ＩＯＣ−１）２及び＜丁
０Ｃ−ｎ）３から発生した割込み要求信号が、そのまま
処理装置本体８のパスｌｌ上を経由して中央処理装置（
ＣＰＵ）１３へ達するタイミングの概念が示されている
。
０Ｃ−ｎ）３から発生した割込み要求信号が、そのまま
処理装置本体８のパスｌｌ上を経由して中央処理装置（
ＣＰＵ）１３へ達するタイミングの概念が示されている
。
［発明が解決しようとする課題］
上記従来のパス拡張装置は以上のように構成されている
ので、多数の割込み要求レベルを使用している人出力制
御装置を収容するためには、多数の拡張された割込み要
求レベルに１対１で対応したハードウェアを持つ必要が
あり、パス拡張装置で使用する割込み要求レベルは数を
制限することが必要となり、また多数の割込み要求レベ
ルを使用可能とするには、装置の製造原価が高くなるな
どの問題点があった。
ので、多数の割込み要求レベルを使用している人出力制
御装置を収容するためには、多数の拡張された割込み要
求レベルに１対１で対応したハードウェアを持つ必要が
あり、パス拡張装置で使用する割込み要求レベルは数を
制限することが必要となり、また多数の割込み要求レベ
ルを使用可能とするには、装置の製造原価が高くなるな
どの問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、処理装置本体で使用可能としている割込み要
求レベルの数を減少することなく、信号線を減少させる
ことができるパス拡張装置を得ることを目的とする。
たもので、処理装置本体で使用可能としている割込み要
求レベルの数を減少することなく、信号線を減少させる
ことができるパス拡張装置を得ることを目的とする。
［課題を解決するための手段］
この発明に係るパス拡張装置は、処理装置本体に実装し
た付属制御回路からタイムスロット信号をパス拡張装置
に送出し、このパス拡張装置の内部で発生した複数の割
込み要求信号を上記タイムスロット信号にパス拡張装置
側の制御回路で同期して一本の信号に集約し、パス拡張
装置と処理装置本体との間を接続する割込み要求信号線
の本数を減少させたものである。
た付属制御回路からタイムスロット信号をパス拡張装置
に送出し、このパス拡張装置の内部で発生した複数の割
込み要求信号を上記タイムスロット信号にパス拡張装置
側の制御回路で同期して一本の信号に集約し、パス拡張
装置と処理装置本体との間を接続する割込み要求信号線
の本数を減少させたものである。
［作用］
この発明におけるパス拡張装置は、パス拡張装置の内部
で発生した割込み要求信号は、処理装置本体側に実装さ
れた付属制御回路とパス拡張装置側に実装された制御回
路により、信号ケーブル上で時分割信号に変換され、パ
ス拡張装置と処理装置本体との間を伝播する。
で発生した割込み要求信号は、処理装置本体側に実装さ
れた付属制御回路とパス拡張装置側に実装された制御回
路により、信号ケーブル上で時分割信号に変換され、パ
ス拡張装置と処理装置本体との間を伝播する。
［実施例］
第１図はこの発明の実施例であるパス拡張装置と処理装
置本体との接続関係図で、第３図と同一符号は同−又は
相当部分を表示している。図において、２１はこの発明
による機能を備えたパス拡張装置、２２はパス拡張装置
２１の内部で発生する複数の割込み要求信号を一本の信
号線に集約する多重化制御回路、２３は割込み要求信号
ドライバ回路、２４は処理装置本体８とパス拡張装置２
１を接続する信号ケーブル、２５は多重化された割込み
要求信号を受信するレシーバ回路とタイムスロット信号
の発生回路からなる割込み要求受信回路、２６は多重化
された割込み要求信号を元の割込み要求信号に復元する
復元回路である。
置本体との接続関係図で、第３図と同一符号は同−又は
相当部分を表示している。図において、２１はこの発明
による機能を備えたパス拡張装置、２２はパス拡張装置
２１の内部で発生する複数の割込み要求信号を一本の信
号線に集約する多重化制御回路、２３は割込み要求信号
ドライバ回路、２４は処理装置本体８とパス拡張装置２
１を接続する信号ケーブル、２５は多重化された割込み
要求信号を受信するレシーバ回路とタイムスロット信号
の発生回路からなる割込み要求受信回路、２６は多重化
された割込み要求信号を元の割込み要求信号に復元する
復元回路である。
第２図はこの発明の実施例による割込み要求信号の発生
タイミングを示す図である。
タイミングを示す図である。
次に、上記この発明の実施例であるパス拡張装置と処理
装置本体との動作について説明する。パス拡張装置２１
に実装された人出力制御装置２及び３から出力された割
込み要求信号をパス拡張装置２１のパス４により受ける
と、多重化制御回路２２はタイムスロット信号に同期し
て一本の割込み要求信号に集約し、割込み要求信号ドラ
イバ回路２３が信号ケーブル２４へ多重化された割込み
要求信号として出力する。
装置本体との動作について説明する。パス拡張装置２１
に実装された人出力制御装置２及び３から出力された割
込み要求信号をパス拡張装置２１のパス４により受ける
と、多重化制御回路２２はタイムスロット信号に同期し
て一本の割込み要求信号に集約し、割込み要求信号ドラ
イバ回路２３が信号ケーブル２４へ多重化された割込み
要求信号として出力する。
上記多重化された割込み要求信号は割込み要求受信回路
２５にて受信され、復元回路２６にて、タイムスロット
信号によりパス拡張装置２１の内部で発生した割込み要
求信号があたかも処理装置本体８の内部で発生した割込
み要求信号であるかのごとく、割込み制御回路１２に伝
達され、この割込み制御回路１２にて第２図に示すＩＲ
ＱＩからＩ ＲＱｎまでの割込み要求信号として認識さ
れ、その結果、中央処理装置１３へ割込み要求が伝達さ
れる。
２５にて受信され、復元回路２６にて、タイムスロット
信号によりパス拡張装置２１の内部で発生した割込み要
求信号があたかも処理装置本体８の内部で発生した割込
み要求信号であるかのごとく、割込み制御回路１２に伝
達され、この割込み制御回路１２にて第２図に示すＩＲ
ＱＩからＩ ＲＱｎまでの割込み要求信号として認識さ
れ、その結果、中央処理装置１３へ割込み要求が伝達さ
れる。
第２図には、人出力制御装置（ＩＯＣ−１）２及び（Ｉ
ＯＣ−ｎ）３から発生した割込み要求信号が、信号ケー
ブル２４上をタイムスロット信号に同期して割込み要求
信号が多重化される状態を示している。
ＯＣ−ｎ）３から発生した割込み要求信号が、信号ケー
ブル２４上をタイムスロット信号に同期して割込み要求
信号が多重化される状態を示している。
かりに、１６種類の割込み要求信号を１本の多重化され
た割込み要求信号に集約する例を考えると、タイムスロ
ット信号として４本の制御信号が増加するが、１６本の
割込み要求信号線は単に１本に集約できる。
た割込み要求信号に集約する例を考えると、タイムスロ
ット信号として４本の制御信号が増加するが、１６本の
割込み要求信号線は単に１本に集約できる。
なお、上記実施例では割込み要求信号について多重化す
る例につき説明したが、ＤＭＡ （ｄ ｉ ｒｅｃｔ
ｍｅｍｏｒｙ ａｃｃｅｓｓ−直接メモリアクセス
）要求信号や他のステータス信号であっても良く、上記
実施例と同様の効果を奏する。
る例につき説明したが、ＤＭＡ （ｄ ｉ ｒｅｃｔ
ｍｅｍｏｒｙ ａｃｃｅｓｓ−直接メモリアクセス
）要求信号や他のステータス信号であっても良く、上記
実施例と同様の効果を奏する。
［発明の効果コ
以上のように、この発明のパス拡張装置によれば、処理
装置本体に実装した付属制御回路からタイムスロット信
号をパス拡張装置に送出し、このパス拡張装置の内部で
発生した複数の割込み要求信号を上記タイムスロット信
号にパス拡張装置側の制御回路で同期して一本の信号に
集約し、パス拡張装置と処理装置本体との間を接続する
割込み要求信号線の本数を減少させた構成としたので、
装置が安価に構成でき、また拡張性の高いパス拡張装置
が得られるという優れた効果を奏する。
装置本体に実装した付属制御回路からタイムスロット信
号をパス拡張装置に送出し、このパス拡張装置の内部で
発生した複数の割込み要求信号を上記タイムスロット信
号にパス拡張装置側の制御回路で同期して一本の信号に
集約し、パス拡張装置と処理装置本体との間を接続する
割込み要求信号線の本数を減少させた構成としたので、
装置が安価に構成でき、また拡張性の高いパス拡張装置
が得られるという優れた効果を奏する。
第１図はこの発明の実施例であるパス拡張装置と処理装
置本体との接続関係図、第２図はこの発明の実施例によ
る割込み要求信号の発生タイミングを示す図、第３図は
従来のパス拡張装置と処理装置本体との接続関係図、第
４図は従来例による割込み要求信号の発生タイミングを
示す図である。 図において、１，２１・・・パス拡張装置、２，３・・
・人出力制御装置（ＩＯＣ−１）、 （ＩＯ（、−ｎ
）、４・・・パス拡張装置１のパス、５・・・割込み要
求信号ドライバ回路、６・・・パス制御信号発生回路、
７゜２４・・・信号ケーブル、８・・・処理装置本体、
９・・・割込み要求信号レシーバ回路、１０・・・パス
制御信号発生回路、１１・・・処理装置本体８のパス、
１２・・・割込み制御回路（ＩＴ）、１３・・・中央処
理装置（ＣＰＵ）、２２・・・多重化制御回路、２３・
・・割込み要求信号ドライバ回路、２５・・・割込み要
求受信回路、２６・・・復元回路 である。 なお、図中、同一符号は同一、又は相当部分を示す。
置本体との接続関係図、第２図はこの発明の実施例によ
る割込み要求信号の発生タイミングを示す図、第３図は
従来のパス拡張装置と処理装置本体との接続関係図、第
４図は従来例による割込み要求信号の発生タイミングを
示す図である。 図において、１，２１・・・パス拡張装置、２，３・・
・人出力制御装置（ＩＯＣ−１）、 （ＩＯ（、−ｎ
）、４・・・パス拡張装置１のパス、５・・・割込み要
求信号ドライバ回路、６・・・パス制御信号発生回路、
７゜２４・・・信号ケーブル、８・・・処理装置本体、
９・・・割込み要求信号レシーバ回路、１０・・・パス
制御信号発生回路、１１・・・処理装置本体８のパス、
１２・・・割込み制御回路（ＩＴ）、１３・・・中央処
理装置（ＣＰＵ）、２２・・・多重化制御回路、２３・
・・割込み要求信号ドライバ回路、２５・・・割込み要
求受信回路、２６・・・復元回路 である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 処理装置本体のパスを拡張するパス拡張装置と、このパ
ス拡張装置の内部に実装した制御装置が発生する割込み
要求信号を複数まとめて１本の信号とする制御回路と、
伝達された信号から複数の割込み要求信号を復元する上
記処理装置本体に実装した付属制御回路とを備えたこと
を特徴とするパス拡張装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22896288A JPH0276052A (ja) | 1988-09-13 | 1988-09-13 | バス拡張装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22896288A JPH0276052A (ja) | 1988-09-13 | 1988-09-13 | バス拡張装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276052A true JPH0276052A (ja) | 1990-03-15 |
Family
ID=16884593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22896288A Pending JPH0276052A (ja) | 1988-09-13 | 1988-09-13 | バス拡張装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276052A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008310826A (ja) * | 1995-07-11 | 2008-12-25 | Nokia Corp | 同期環境における割り込み処理 |
-
1988
- 1988-09-13 JP JP22896288A patent/JPH0276052A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008310826A (ja) * | 1995-07-11 | 2008-12-25 | Nokia Corp | 同期環境における割り込み処理 |
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