JPH027680A - 撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は撮像装置に関し、より具体的には、高画素の撮
像手段を具備する撮像装置に関する。

〔従来の技術〕

近年、数百万画素を有する撮像素子が開発・試作されて
いる。従来の４０万画素程度の撮像素子であれば、ＮＴ
ＳＣ方式のテレビジョン信号を得たい場合には、４　ｆ
　ｓｃ　（＃１４Ｍ）ｌｚ）程度のマスター・クロック
で当該撮像素子を駆動し、通常の映像信号処理回路で処
理すればよかった。

〔発明が解決しようとする課題〕

しかし、数百万画素の撮像素子を使う場合には、ＮＴＳ
Ｃ方式の映像信号処理回路の構成では、帯域が狭すぎて
撮像素子の能力を充分に引き出すことができない。即ち
、このような高解像度の撮像素子の能力を充分に引き出
すためには、ＨＤＴＶ　（ハイビジョン）方式のように
非常に広い帯域の信号処理方式、をとる必要があるが、
帯域が広くなる分だけ、従来のＮＴＳＣ方式に較べ複雑
、高価なものになり、更には、映像モニタ装置もそれに
応じて高帯域のものが必要になる。

撮像装置の実際の使用状況を考えると、画面全体でのリ
アル・タイムの動画礒影や、構図決定、焦点合わせの時
などを除いては、高速処理、即ち高帯域での処理を行う
必要はない。例えば、撮像素子から出力される１枚の画
像信号を信号処理する場合、その信号処理自体ばかりか
、撮像素子からの出力もさほど高速でなくてよい。卯ち
、低速出力により所要帯域を狭くすれば、従来の比較的
安価な映像信号処理回路を流用できる。但し、上記した
ように、構図決定時や焦点合わせの時には盪影画像をリ
アル・タイムでモニタできなければならない。

そこで本発明は、高解像度の撮像素子を使った撮像装置
であって、より安価で簡単な構造の撮像装置を提示する
ことを目的とする。

〔課題を解決するための手段〕

本発明に係る撮像装置は、撮像手段と、当該撮像手段の
光電変換信号を読み出すべき画素を指定する指定手段と
、当該指定手段の発生する指定信号を所定範囲内に限定
し、又は所定数の画素毎に変化するように変更する指定
変更手段とを具備することを特徴とする。

〔作用〕

上記指定変更手段により、所定領域内の信号、又は間引
きを行った信号を、より低速度で読み出すことができ、
構図の決定や焦点合わせのために、通常速度の回路を用
いることができる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。なお、
撮像素子としては、ＭＯ３型固体撮像素子を例にとるが
、他の撮像素子であっても同様である。

第１図は撮像素子１０の概略構成図を示す。Ｐ＋、ｔＮ
＝１〜ｎ、ｊ＝１〜ｍ）は、各画素を形成する光電変換
セルであり、マトリクス状に配置されている。ＭＯＢ　
　（ｉ＝１〜ｎ、ｊ＝１〜ｍ）は光電変換セルＰｉ、ｊ
の光電変換信号を読み出すためのＭＯＳトランジスタで
あり、トランジスタＭｒ−＋１ＭＪ、ｚ、−−１Ｍ１．
ｓ　　（ｉ　＝　１．２、−、　　ｎ　）のゲートは、
垂直アドレス・デコーダ１２の出力Ｖ＋　　（ｉ＝１〜
ｎ）に共通接続し、そのドレインは、それぞれ対応する
光電変換セルＰ　ｉ＋　Ｉ＋　Ｐ　ｉ＋　２Ｐｔ、＋ａ
　　（ｉ　＝１．２．−−−、ｎ）　に接続する。

また、トランジスタＭ　ｌ＋　ｊｔ　Ｍ　ｔ＋　ｊｔ−
・−１Ｍ７．ｊ（ｊ＝１〜ｍ）のドレインは、ＭＯＳト
ランジスタＮ（ｊ＝１〜ｍ）に共通接続する。トランジ
スタＮ＝　　（ｊ＝ｌ〜ｍ）のゲートはそれぞれ、水平
アドレス・デコーダ１４の出力Ｈｊ　（ｊ＝１〜ｍ）に
接続し、そのソースは、出力アンプ１６の入力側に接続
する。

１８が撮像素子１０の出力端子、２０は、クロック発生
回路２２からのクロック・パルスに従い、垂直アドレス
・デコーダ１２及び水平アドレス・デコーダに、信号読
出しを行うセルＰ、１．を指定するアドレス信号を供給
するデコーダ・ドライバである。例えば、セルＰＩ）、
＋１を指定する場合、デコーダ・ドライバ２０からのア
ドレス信号に従い、垂直アドレス・デコーダ１２は出力
■、のみをハイにし、水平アドレス・デコーダ１４は、
出力Ｈ９のみをハイにする。垂直アドレス・デコーダ１
２の出力により、ｐ行のセルの信号が読み出され、水平
アドレス・デコーダ１４により、ｐ行のセルの信号の内
の、ｑ列の信号が出力アンプ１６に印加される。従って
、出力端子１８にはセルＰ９，９の光電変換信号が出力
される。

セルＰ　Ｌ＋ｊを順次走査する場合には、垂直アドレス
・デコーダ１２及び水平アドレス・デコーダ１４の各１
つの出力をハイにし、それを順次ずらしていけばよい。

第２図はデコーダ・ドライバ２０の詳細図である。３０
．３２はプリセッタブル２進カウンタ、３２．３３はク
ロック発生回路２２からの制御信号φ１．φ１に従い、
カウンタ３０，３１のにビット出力をそのまま、又は２
倍して出力する変換回路、３４．３６はそれぞれカウン
タ３０，３２のプリセット値を保持回路であり、固定値
を保持する手段でも、他から操作できる手段でもよい。

保持回路３４．３６は、入力がハイ・レベルのときにそ
れぞれカウンタ３０．．３２にフ“リセソトイ直を出力
し、入力がローのときにはゼロを出力する。

φ、１．φＩ□、φ２１．φ２□はクロック発生回路２
２からのパルス（８号である。φ３７．φ２１はプリセ
ット・イネーブル信号であり、これがハイになるとカウ
ンタ３０，３２はプリセット動作を行う。φ１□、φ２
２はクロック・パルスであり、この１個のパルスに応じ
て、カウンタ３０，３２のカウント値が１だけ増加する
。

３８は抵抗、４０は保持回路３４．３６の出力状態を制
御するためのスイッチである。即ち、スイッチ４０が閉
成された状態では、保持回路３４゜３６への入力はロー
・レベルであり、従って、その出力はゼロである。逆に
、スイッチ４０が開放されている状態では、保持回路３
４．３６への入力はハイ・レベルであり、従って、その
出力はカウンタ３０，３２のプリセット値である。

第３図を参照し、変換回路３２．３３の作用を詳細に説
明する。第３図において、４２は第２図のカウンタ３０
，３２に相応するにビット出力のプリセッタブル・カウ
ンタ、４４は保持回路３４゜３６に相応する保持回路、
４５は変換回路３２゜３３に対応する変換回路である。

変換回路４５において、４６□、４６ｉｂ（ｉ＝１〜ｋ
）はアンド・ゲート、４８五　（ｉ＝２〜ｋ）はオア・
ゲート、５０はにビット（ＣＬ、　Ｑｚ、’−，Ｑｖ　
）の出力端子である。アンド・ゲート４６４．は、制御
信号φ８の制御下でカウンタ４２の出力（ｌｉをゲート
し、ゲート４６ｔｂは制御信号φ５の制御下でカウンタ
４２の出力ｑｔをゲートする。またオア・ゲート４Ｌは
、アンド・ゲート４６ｔ−＋ｂとアンド・ゲート４６ｉ
−の出力を選択的に出力する。

制御信号φ、がハイで制御信号φ、がローの場合には、
アンド・ゲート４６ｉ、の出力がカウンタ４２の出力ｑ
えで、アンド・ゲート４６ｔｈの出力はＯであるから、
オア・ゲート４８ｉの出力は、カウンタ４２の出力ｑｉ
そのもの、即ち、出力端子５０には、カウンタ４２の出
力データがそのまま出力される。

他方、制御信号φ、がローで制御信号φ、がハイの場合
には、カウンタ４２の出力Ｑｉはアンド・ゲート４６ｉ
ｋを介してオア・ゲー）４８Ｌ、％に印加され、出力端
子５０のＱ、にはカウンタ４２の出力ｑ！−１が供給さ
れる。なお、Ｑ、はＯである。従って、この場合には、
出力端子５０からは、カウンタ４２のカウント値の２倍
の値が出力されることになる。

撮像素子１０が、例えば１００万程度の画素を有すると
する。この場合に、例えば水平方向と垂直方向でそれぞ
れ１つおきに光電変換信号を読み出す場合には、読出し
を行う画素は、水平方向で１７２、垂直方向で１／２に
なり、全体で１７４の約２５万画素になり、通常の処理
速度の回路で対処できる。このような読出しは、第３図
の保持回路４４の入力をロー・レベルにしてプリセット
を無くし、φ、＝０　（ロー）、φ５＝１　（ハイ）と
することで実現できる。また、第４図に示すように、全
光電変換面の中央１／４の面積部分の光電変換信号のみ
を読み出す場合にも、読出しを行う画素数は約２５万に
なる。この読出しは、第３図の保持回路４４には全画素
の１／４になるようなプリセット値を保持させておき、
その入力をハイ・レベルにしてカウンタ４２へのプリセ
ットを行い、φ１＝１、φ５＝０にすればよい。この場
合には、読出しを行う撮像面上での光電変換領域は、保
持回路４４の保持値によって変更できる。どちらの場合
には、水平アドレス及び垂直アドレスは第５Ａ図及び第
５Ｂ図に示すタインミングで行えばよい。

なお、全画素を読み出す場合には、水平読出し画素数は
２倍、全体では４倍の画素数になるので、そのまま通常
の処理速度の回路で処理できるようにするためには、１
水平ラインの読出しを通常の水平読出しの２倍の時間で
行い、１画面分に４垂直期間をかければよい。水平アド
レスのタイミングを第６Ａ図に示し、垂直アドレスのタ
イミングを第６Ｂ図に示す。

上記説明から分かるように、水平方向及び垂直方向の各
々で１／２間引きを行った出力信号で構図を決定し、中
心部分からの読み出した信号で焦点合わせを行うことに
より、画素数の少ない従来の撮像素子を用いたのと全く
同じ回路でリアル・タイムのモニタを行え、しかも、焦
点合わせは非常にシャープになる。また、全体の画素は
、必要にして十分な速度で読み出せばよく、何ら特別の
高周波回路を必要としない。

第７図は、別の実施例の構成ブロック図を示す。

６０は第１図〜第３図で説明した撮像素子１０の如き機
能を持つ撮像素子、６２．６４は画像メモリ、６６は画
像メモリ６２．６４の出力を合成する合成回路、６８は
合成回路６，６の出力を標準ビデオ信号に変換するエン
コーダである。撮像素子６０の読出し方を１回おきに変
え、それぞれ画像メモリ６２．６４に格納する。例えば
、画像メモＩＪ６２には、前述の水平・垂直での１／２
間引き読出しの画像データを格納し、画像メモリ６４に
は、第８図に示すように画面中央部分の１／１６部分の
画像データを格納するとする。後者は、保持回路３４．
３６のプリセット値を３ｍ／８．３ｎ／８とし、φ、＝
１．φ５＝０．とすればよい。この場合にはまた、細＃
第９Ａ図及び第９Ｂ図に示すように、クロック・パルス
φ２□はｍ／４個、φ、２はｎ　／　４個を、それぞれ
カウンタ３０．３２に印加すればよい。

このようにして、画像メモリ６２にはｍ／２　Ｘｎ／２
の画素データが格納され、画像メモリ６４にはｍ／４　
Ｘ　ｎ／４の画素データが格納されているので、合成回
路６６により第１０図に示すように合成すれば、画像メ
モリ６２の部分を見ることで構図を決定でき、画像メモ
リ６４の部分を見ることで焦点合わせを行える。つまり
、構図の決定と焦点合わせとを同時に行える。モニタ表
示の位置は、合成回路６６により簡単に行える。

〔発明の効果〕 以上の説明から容易に理解できるように、本発明によれ
ば、高解像度の撮像素子を使っていても、構図決定や焦
点合わせに必要な信号を、低周波数で動作する回路で処
理できるような低帯域の信号として取り出すことができ
る。従って、処理回路系として従来速度の回路を利用で
き、安価に製造できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成ブロック図、第２図は
第１図のデコーダ・ドライバ２０の詳細な構成ブロック
図、第３図は第２図の変換回路３２．３３の詳細な構成
ブロック図、第４図は焦点合わせのための読出し領域の
説明図、第５Ａ図及び第５Ｂ図は一部読出しの場合のタ
イミング図、第６Ａ図及び第６Ｂ図は全画素読出しの場
合のタイミング図、第７図は別の実施例の構成ブロック
図、第８図は第７図の続出し領域の説明図、第９Ａ図及
び第９Ｂ図は第７図の読出しのタイミング図、第１０図
は第７図の作用説明図である。 １０−４１％：検素子　１２−垂直アドレス・デコーダ
　１４−水平アドレス・デコーダ　１６・−出力アンプ
１６１８・−出力端子　２０−デコーダ・ドライバ　２
２−クロック発生回路　３０．３２＝プリセツタブル２
進カウンタ　３２．３３−・−変換回路　３４．３６−
保持回路　Ｐｌｌ、（ｉ−１〜ｎ、ｊ＝１〜ｍ）・・−
光電変換セル第１図 １４へ 第 図 第 図 第 図 ムＦ’＋ａ 、ムへ（３２３３） 第５Ａ図 第５Ｂ図 （ｂ） 第６Ａ図 第６Ｂ図 第９Ａ図 第９Ｂ図

Claims (1)

【特許請求の範囲】
1. 撮像手段と、当該撮像手段の光電変換信号を読み出すべ
   き画素を指定する指定手段と、当該指定手段の発生する
   指定信号を所定範囲内に限定し、又は所定数の画素毎に
   変化するように変更する指定変更手段とを具備すること
   を特徴とする撮像装置。