JPH027684A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はＶＴＲ等の再生時に生じる複合映像信号の時間
軸変動を補正する映像信号処理装置に関するものである
。

従来の技術 近年、ＶＴＲ等の映像分野において、画像の高画質化が
クローズアップされつつあり、ＶＴＲの再生時に発生す
る時間軸変動（以下ジッターと記す）による画面の横ゆ
れ対策に記憶回路を用いた時間軸補正回路が利用される
ようになってきた。

第３図は従来の映像信号処理装置のブロック図を示す。

複合映像信号入力端子１から入力されたアナログ複合映
像信号はアナログ・ディジタル変換器（以下ＡＤＣと記
す）２を通してディジタル信号に変換され、記憶回路３
に書き込まれる。次に記憶されたディジタル信号は読み
出され、ディジタル・アナログ変換器（以下ＤＡＣと記
す）４を通してアナログ信号に変換され、複合映像信号
出力端子５に出力される。

また、複合映像信号入力端子１から入力されたアナログ
複合映像信号は、さらに同期分離回路６に入力される。

同期分離回路６では複合映像信号から水平同期信号が分
離され、書き込み用制御回路７に入力される。書き込み
用制御回路７では、水平同期信号に位相同期した書き込
み用クロックが発生し、ＡＤＣ２と記憶回路３に入力さ
れデータの入出力を制御する。

次に、記憶回路３からデータを読み出し、ＤＡＣ４によ
りアナログ信号に変換する場合の制御は、外部基準入力
端子８から入力される外部基準同期信号により、読み出
し用制御回路９を駆動させて読み出しクロックを発生さ
せ、記憶回路３とＤＡＣ４に入力することにより行なわ
れる。ここで外部基準同期信号は、記憶回路３への書き
込み動作及び読み出し動作において、データの追い越し
が生じないようにするため、記憶回路３への書き込み用
制御回路７による書き込みスタートパルスより、垂直走
査時間の１／２程遅延させたところで入力される。外部
基準信号入力端子８からの入力信号により動作する読み
出し用制御回路９からの読み出しクロックにより記憶回
路３からデータを読み出し、ＤＡＣ４を通してアナログ
複合映像信号として複合映像出力端子５から出力される
。ここで用いる書き込み用クロックと読み出し用クロッ
クとは非同期の関係にあるため、複合映像信号のジッタ
ーは記憶回路３を通すことにより吸収される。

発明が解決しようとする課題 しかしながら上記の従来の構成では、水平同期信号に位
相同期したクロックで記憶回路３にデータを書き込むた
め、位相同期させた水平同期信号での初期設定時の時間
軸変動は少ないが、水平同期信号の一周期完了付近での
時間軸変動は大きくなる。また、第４図は水平走査期間
の周波数が変動した場合の記憶回路３に書き込まれるデ
ータを示し、記憶回路３のデータ存在領域最終端（第４
図のａ部分）が一定でなく、このままの状態でデータを
読み出し、画面表示すると第４図に示す画面構成となり
、画面の走査最終端では波を打ったような画面になると
いう問題点を持っている。ここで第５図は、変動のない
場合の画面上でのデータ領域を示す図である。

本発明は上記従来の問題点を解決するもので、記憶回路
３に第４図に示すように書き込まれたデータを読み出し
クロックの周波数を可変にし、データの過不足を調整す
ることにより、第５図に示すような画面表示を得ること
のできる映像信号処理装置を提供することを目的とする
。

課題を解決するための手段 この目的を達成するために、本発明の映像信号処理装置
は水平走査期間の周波数（以下水平周波数々記す）を測
定する計数回路系と、ラッチ回路と、周波数変動がない
理想時での水平走査期間の周波数を発生させるディジタ
ルデータ発生回路と、映像信号の周波数変動分と前記デ
ィジタルデータとを比較する減算器と、周波数変動量を
記憶する第１の記憶回路と、第１の記憶回路に蓄えられ
た周波数変動量をアナログ信号に変換するディジタル・
アナログ変換器と、ディジタル・アナログ変換器の出力
レベルに応じて第２の記憶回路の読み出しクロックの周
波数を可変にするクロック発生回路と、これらの回路を
制御する書き込み用制御回路と、読み出し用制御回路と
を備えた構成をとっている。

作用 この構成によれば、複合映像信号を基準信号と比較し、
その変動分を記憶し、それを読み出し時に使い、複合映
像信号の時間軸変動を補正できる。

実施例 以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は本発明の一実施例における映像信号処理装置の
ブロック図を示すものである。複合映像信号入力端子１
から入力されたアナログ複合映像信号はアナログ・ディ
ジタル変換器（以下ＡＤＣと記す）２を通してディジタ
ル信号に変換され、第１の記憶回路３に書き込まれる。

次に記憶されたディジタル信号は時間軸補正されて読み
出され、第１のディジタル・アナログ変換器（以下ＤＡ
Ｃと記す）４を通してアナログ信号に変換され、複合映
像信号出力端子５に出力される。

時間軸補正について次に説明する。

複合映像入力端子１から入力された複合映像信号はさら
に同期分離回路６に入力され、水平同期信号２等価パル
スおよび垂直同期信号に同期分離される。その１成分の
水平同期信号２１はワンショット抜き取り回路１０に入
力される。ワンショット抜き取り回路１０では水平同期
信号２１のパルスエツジを検出し、ワンショットパルス
を発生させる。ワンショット抜き取り回路１０の出力信
号はラッチ回路１３のラッチクロック２２となるととも
にシフト回路１１に入力されクロック１周期分位相シフ
トされる。シフト回路１１の出力信号２３は計数回路１
２に入力され、初期設定するためのリセット信号および
計数スタート信号となる。ラッチクロック２２とリセッ
ト信号２３の遅れは計数回路１２の出力信号をラッチ回
路２２に読み込む場合のレーシングによるラッチミスを
防ぐためである。第２図に水平同期信号２１（第２図Ａ
）、ラッチクロック２２（第２図Ｂ）およびリセット信
号２３（第２図Ｃ）の位相関係を示す。第２図Ｃのリセ
ット信号２３のパルス部ａにより計数回路１２が初期設
定された後、計数回路１２では書き込み用制御回路１４
で水平同期信号２１のパルスエツジをとってスタートし
た基準クロックをカウントしていき、次のリセット信号
２３（第２図Ｃのパルス部ｂ）により初期設定されるま
で計数値をインクリメントしていく。

ラッチ回路１３への計数値書き込みはラッチクロック２
２のパルス期間（第２図Ｂのｄ部分）の終了時点で完了
する。これにより水平同期信号２１の１周期つまり１水
平走査期間を算出する。

計数回路１２はリセット信号２３のパルス部ｂ（第２図
Ｃ）により、また初期設定され、水平走査期間を周期と
して上記一連の動作を繰り返す。

また、上記書き込み用制御回路の出力クロックは、また
ワンショット回路１０．ＡＤＣ２および第１の記憶回路
３のクロックとしても使われる。

次に、ラッチ回路１３の出力データは減算器１６に入力
され、ディジタルデータ発生回路１５に設定された基準
水平走査期間を表わすディジタルデータから減算される
ことにより、基準からのずれが検出される。これが入力
された複合映像信号の周波数変動分である。ここで、デ
ィジタルデータ発生回路１５に設定されている基準水平
走査期間は次のようにして決定される。

（１）　　放送規格に準する１水平走査周波数をｆｚ（
Ｈｚ　） （２）　　計数回路１２でカウントするのに用いるクロ
ック周波数をｆｓ（Ｈｚ） とすると、ディジタル・データ発生回路１５からのデー
タ設定値はｆｓ　／ｊ■　（ｆｓ　＜ｉＨ）となる。こ
れは基準水平走査期間に対応する周波数ｆｓのクロック
数を表わす。仮に、入力される複合映像信号の水平走査
周波数の周波数変動が、Δｆ（Ｈｚ）とすると、減算器
１６の出力は次式に示す値で、周波数変動分に対応する
周波数ｊｓのクロック数を表わす。

減算器１６から出力されるデータは、１水平走査期間単
位に出力され、第２の記憶回路１７に書き込まれる。こ
の書き込みの制御は、書き込み用制御回路１４の出力ク
ロックによりなされる。

従って、１垂直走査期間に０本の水平走査線がある場合
、第２の記憶回路１７に書き込まれるデータ数はｎであ
る。

次に第２の記憶回路１７に書き込まれた水平同期信号の
周波数変動を表わすディジタルデータは、読み出し用制
御回路２０からのクロックにより読み出され、第２のＤ
ＡＣ１８に入力される。

第２のＤＡＣｌ　８に入力されたディジタルデータは、
読み出し用制御回路２０からのクロックによりアナログ
データに変換されてクロック発生回路１９に入力される
。クロック発生回路１つでは、入力されるレベルに応じ
た発振周波数で発振し、読み出しクロックとして、第１
の記憶回路３と第１のＤＡＣ４に入力され第１の記憶回
路３からのディジタル複合映像信号データをアナログ複
合映像信号として、出力する際、読み出す時間を長くし
たり、短かくしたりして周期を変えて複合映像信号出力
端子５に出力する。この出力は複合映像信号の水平周波
数の変動分が補正された複合映像信号である。

なお、読み出し用制御回路２０では、１水平走査線毎に
クロック発生回路１９の発振周波数を変える必要上、外
部基準信号入力端子８には１水平走査毎に同期信号を入
力する必要がある。

なお、本実施例ではリセット信号及びラッチクロックに
正パルスを用いたが、負パルスでも良い。

また、ディジタルデータ発生回路１５に設定する基準水
平期間は放送規格に従って説明したが、任意の設定値で
もよい。

発明の効果 本発明の映像信号処理装置によれば、入力される複合映
像信号の水平周波数の変動分を補正し、画像の横ゆれを
防ぐことができる。さらにディジタルデータ発生回路で
のデータ設定値を可変にすることにより水平走査方向の
表示画面範囲を可変できるという効果を得ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例における映像信号処理装置の
ブロック図、第２図は実施例に用いられる水平同期信号
とラッチクロック及びリセット信号の位相関係を示す図
、第３図は従来の映像信号処理装置のブロック図、第４
図は入力される複合映像信号の水平周波数が変動した場
合に記憶回路に書き込まれるデータ領域を示す図、第５
図は周波数変動を補正した状態で画面表示した場合の画
面上でのデータ領域を示す図である。 １・・・・・・複合映像信号入力端子、２・・・・・・
ＡＤＣ１３・・・・・・記憶回路、４・・・・・・ＤＡ
Ｃ１５・・・・・・複合映像信号出力端子、６・・・・
・・同期分離回路、７・・・・・・書き込み用制御回路
、８・・・・・・外部基準信号入力端子、９・・・・・
・読み出し用制御回路、１０・・・・・・ワンショット
抜き取り回路、１１・・・・・・シフト回路、１２・・
・・・・計数回路、１３・・・・・・ラッチ回路、１４
・・・・・・書き込み用制御回路、１５・・・・・・デ
ィジタルデータ発生回路、１６・・・・・・減算器、１
７・・・・・・記憶回路、１８・・・・・・ＤＡＣ１１
９・・・・・・クロック発生回路、２０・・・・・・読
み出し用制御回路、２１・・・・・・水平同期信号、２
２・・・・・・ラッチクロ・ンク、２３・・・・・・リ
セット信号。 代理人の氏名　弁理士　中尾敏男　はが１名第 図 第 図 一一一一一水平莞査ηで１

Claims (1)

【特許請求の範囲】
1. 第１の基準信号をクロックとし複合映像信号をディジタ
   ル信号として記憶する第１の記憶回路と、前記複合映像
   信号から水平同期信号を分離する同期分離回路と、前記
   同期分離回路出力の前記水平同期信号に同期し、第２の
   基準信号をクロックとしてワンショットパルスを発生さ
   せるワンショット抜き取り回路と、前記ワンショットパ
   ルスの位相をずらすシフト回路と、前記シフト回路の出
   力パルスで初期設定され、前記第２の基準信号をカウン
   トし、前記水平同期信号の同期をディジタルデータとし
   て算出する計数回路と、前記計数回路の出力を前記ワン
   ショットパルスをクロックとして保持するラッチ回路と
   、前記水平同期信号と同期して前記第１および第２の基
   準信号を出力する書き込み用制御回路と、基準水平同期
   信号周期をディジタルデータとして発生するディジタル
   データ発生回路と、前基準水平同期信号周期から前記ラ
   ッチ回路出力である前記水平同期信号周期を減算する減
   算器と、前記減算器の出力である水平同期信号周期変動
   分を前記第２の基準信号を読み込み用クロックとして記
   憶し、第３の基準信号を読み出し用クロックとする第２
   の記憶回路と、前記第２の記憶回路のディジタルデータ
   出力を前記第３の基準信号をクロックとしアナログデー
   タに変換するディジタル・アナログ変換器と、前記ディ
   ジタル・アナログ変換器の出力データの大きさに対応し
   た周波数で前記第１の記憶回路のデータを読み出すため
   のクロックを発生するクロック発生回路と、前記第３の
   基準信号を発生する読み出し用制御回路とからなる映像
   信号処理装置。