JPH0279464A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関し
、特に半導体基板に２つの異なる導電型の半導体領域を
Ｈする半導体記憶装置およびその製造方法に関するもの
である。

［従来の技術］ この発明はＣＭＯＳダイナミック型ランダム・アクセス
・メモリ（以下、ＤＲＡＭと称する。）に適用されたと
き、最も好ましい効果が得られるので、以下、ＣＭＯ３
−ＤＲＡＭについて説明する。

ＤＲＡＭは既によく知られている。第３図はそのような
従来のＤＲＡＭの全体（１Ｍ成の一例を示すブロック図
である。

第３図を参照して、ＤＲＡＭは、記憶部分である複数の
メモリセルを含むメモリセルアレイ１００と、そのアド
レスを選択するアドレスバッファに接続された行デコー
ダ２００１列デコーダ３００と、入出力回路に接続され
たセンスアンプを含む入出力インターフェイス部とを備
える。記憶部分である複数のメモリセルは、複数行、複
数列からなるマトリクス状に設けられている。各メモリ
セルは、行デコーダ２００に接続された対応のワード線
と、列デコーダ３００に接続された対応のビット線に接
続され、それによってメモリセルアレイ１００を構成し
ている。外部から与えられる行アドレス信号と列アドレ
ス信号とを受けて、行デコーダ２００と列デコーダ３０
０により選択された各１本のワード線とビット線によっ
てメモリセルが選択される。選択されたメモリセルにデ
ータが１す込まれたり、あるいはそのメモリセルに蓄え
られていたデータが読出されたりする。このデータの読
出し／書込みの指示は制御回路に与えられる読出／書込
制御信号によって行なわれる。

データはＮ（−ｎＸｍ）ビットのメモリセルアレイ１０
０に蓄積される。読出し／書込みを行なおうとするメモ
リセルに関するアドレス情報は、行および列アドレスバ
ッファに保存され、行デコーダ２００による特定のワー
ド線の選択（０本のワード線のうち、１本のワード線の
選択）によってｍビットのメモリセルがビット線を介し
てセンスアンプに結合される。次に、列デコーダ３００
による特定のビットｔ：メの選択（ｍ本のピント線のう
ち、］本のビット線の選択）によって、その中の１個の
センスアンプが入出力回路に結合され、制御回路の指令
に従って読出し、あるいは書込みが行なイつれる。

第４図はメモリセルの書込み／読出し動作を説明するた
めに示されたＤＲＡＭの１つのメモリセル１０の等紐回
路図である。この図によれば、１つのメモリセル１０は
１組の電界効果型トランジスタＱとキャパシタＣｓとか
らなる。電界効果型トランジスタＱのゲート電極はワー
ド線２０に接続され、一方のソース／ドレイン電極はキ
ャパシタＣｓの一方の電極につながれ、他方のソース／
ドレイン電極はビット線３０に接続されている。

データの書込み時には、ワード線２０に所定の電圧が印
加されることによって゛ｒ区昇動果型トランジスタＱが
導通ずるので、ビット線３０に印加された電荷がキャパ
シタＣｓに蓄えられる。一方、データの読出し時には、
ワード線２０に所定の電圧が印加されることによって電
界効果型トランジスタＱが導通するので、キャパシタＣ
ｓに蓄えられていた電荷がビット線３０を介して取出さ
れる。

第５Ａ図は、上述のように構成されるＤＲＡＭが多数個
の半導体チップとして作り込まれるウェハを示す平面図
である。第５Ａ図を参照して、各ＤＲＡＭは、１つのチ
ップ５００として形成され、多数個のチップ５００が基
盤１丁１状にウェハ１０００内に作り込まれる。第５Ａ
図におけるＶＢの部分は第５Ｂ図に示される。

第５Ｂ図はウェハ内において各チップ間の境界領域を含
んで示す部分平面図である。この図によれば、各チップ
５００は、最終的に切断されるべき領域としてのダイシ
ングライン６００によって区切られている。チップ５０
０内の領域においては、主にメモリセルアレイが作り込
まれるべき領域としてのＰ型ウェル層２と、それ以外の
周辺回路等を構成する部分が作り込まれるべき６（１域
としてのＮ型ウェル層３とから構成されている。すなわ
ち、この例では、ＣＭＯＳ型のＤＲＡＭか構成される。

ダイシングライン６００の領域には、各チップ５００内
にバターニングを施すために用いられるフォトリソグラ
フィ用のマスク合わせのためのアライメントマーク２１
が形成されている。

第５Ｂ図におけるＶｌ−Ｖｌ線の断面に沿った製造工程
は、第６Ａ図〜第６Ｌ図、あるいは第７Ａ図〜第７■図
に示されている。

第６Ａ図〜第６Ｌ図はトレンチ内にメモリセルのキャパ
シタを１′、ｊ“するＣＭＯ８’ＪＡＤＲＡＭの製造方
法を工程順に示す部分断面図である。

まず、第６Ａ図をり照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。下敷
酸化膜１２の上には化学的気相薄膜成長法等によって窒
化膜１３が形成される。

次に、第６Ｂ図を参照して、窒化膜１３の上にはレジス
ト膜１４が形成された後、所定のパターンに従って、下
敷酸化膜１２、窒化膜１３、レジスト膜１４が選択的に
除去される。このとき、ダイシングライン６００の領域
においてはアライメントマークを形成するためのパター
ンに従って、ド敷酸化膜１２、窒化膜１３、レジスト膜
１４が選択的に除去される。これらのバターニングされ
た膜をマスクとして、リンイオンまたは砒素イオン等の
Ｎ型不純物イオンが、矢印で示される方向に１０〜２０
０　ｋ　ｅ　Ｖの加速電圧でＰ型シリコン基板１の上に
注入される。

さらに、第６Ｃ図を参照して、レジスト膜１４が除去さ
れた後、熱酸化が施される。これによって、イオン注入
されたＰ型シリコン基板１の上部には厚い酸化膜１２ａ
が形成され、その下の領域には注入されたＮ型不純物イ
オンが拡散されることによってＮ型不純物拡散領域３ａ
が形成される。

同時に、ダイシングライン６００の領域においても、ア
ライメントマークを形成するためにバターニングされた
膜の間で露出している部分が熱酸化されることによって
、同様に厚い酸化膜１２ａが形成される。

その後、第６Ｄ図を参照して、窒化膜１３が除去された
後、厚い酸化膜１２ａをマスクとして矢印で示される方
向に、ボロンイオン等のＰ型不純物イオンが１０〜２０
０１ｃ　ｅ　Ｖ程度の加速電圧でＰ型シリコン基板１の
上に注入される。

第６Ｅ図に示すように、下敷酸化膜１２および厚い酸化
膜１２ａがドライエツチング等によって除去される。そ
の後、Ｐ型シリコン基板１に熱処理が施されることによ
って、イオン注入されたＮ型不純物イオンおよびＰ型不
純物イオンが熱拡散する。これによって、Ｐ型シリコン
基板１内にはＰ型ウェル層２とＮ型ウェル層３が形成さ
れる。

また、ダイシングライン６００の領域内においては、厚
い酸化膜１２ａが除去されることによ−）て形成された
凹部からなるアライメントマーク２１が作られる。

そして、第６Ｆ図に示すように、Ｐ！！ウェル層２とＮ
型ウェル層３との境界部に反転防止層としてＰ型不純物
拡散領域５が形成され、その上には分離用フィールド酸
化膜４が形成される。なお、図示していないが、メモリ
セル間の分離用フィールド酸化膜、およびトランジスタ
等の素子分離用フィールド酸化膜も同時に形成される。

第６Ｇ図を参照して、メモリセル形成領域としてのＰ型
ウェル層２内にトレンチが形成される。

トレンチの底面部には、反転防止層としてＰ型不純物拡
散領域５がイオン注入法等によって形成される。このＰ
ｙｆＪ不純物拡散領域５の上には、素子分離のための厚
い分離酸化膜４が形成される。さらに、トレンチ溝Ｔｒ
の側壁部には、イオン注入法等によって、キャパシタの
一方の電極となるＮ型不純物拡散領域６が形成された後
に、熱酸化法や化学的気相薄膜成長法等によってキャパ
シタ誘電体膜１１が形成される。キャパシタ誘電体膜１
１の上には、導電性の不純物、たとえば、リンや砒素を
含んだポリシリコン系材料を化学的気相薄膜成長法等の
方法によって堆積し、選択的に除去することによって、
セルプレート９、つまりキャパシタの他方の電極が形成
される。

第６Ｈ図に示すように、シリコン基板の全面上に、酸化
膜、またはポリシリコン系材料などの電極材料、あるい
はこれらの複合構造、たとえば、比較的薄い酸化膜と電
極材料との多層構造などにより、埋込堆積層１６ａが形
成される。

その後、第６１図を参照して、埋込堆積層１６ａが、ト
レンチ内のみを埋込むように、エッチバックによって除
去される。このとき、埋込堆積層１６ａがトレンチ内を
充填し、シリコン基板に対して平坦化されるように埋込
堆積層１６ａを除去すると、Ｐ型ウェル層２とＮ型ウェ
ル層３との間の境界部において形成された段差部分に埋
込堆積層の残渣２２ａが発生する場合がある。この残渣
２２ａをオーバエツチングによって除去しようとすると
、トレンチ内を充填している埋込分離層１６も除去され
てしまう。この工程において残渣２２ａが発生する場合
の問題点については後述する。

次に、？Ｓ６Ｊ図に示すように、シリコン基板の全面上
に絶縁膜１７ａが熱酸化法等の方法によって形成された
後、その上にポリシリコン膜１５が形成される。さらに
、このポリシリコン膜１５の上にはレジスト膜１４が所
定のパターンに従って選択的に間隔を隔てて形成される
。

第６に図を参照して、レジスト膜１４をマスクとしてエ
ツチングが施されることによって、ゲート絶縁膜１７と
、その上に形成されたゲート電極と一体構成のワード線
２０とが間隔を隔てて形成される。このエツチング工程
において、Ｐ型ウェル層２とＮ型ウェル層３との境界部
に形成された段差部分にポリシリコン膜等の残渣２２ｂ
が発生する場合がある。この残渣２２ｂを除去するため
にオーバエツチングすると、ワード線２０の側壁面にエ
ツチングが施されたり、二点鎖線で示すようにシリコン
基板に損傷が与えられたりする。

最後に、第６Ｌ図に示すように、Ｐ型ウェル層２の領域
内には、トレンチ内に形成されるキャパシタにつながる
ようにＮチャネルＭＯＳトランジスタが形成される。こ
のＮチャネルＭＯＳトランジスタは、ゲート電極として
のワード線２０とドレインまたはソース領域となるＮ型
不純物拡散領域６１．６２とから構成される。ＭＯＳト
ランジスタを構成する一方のＮ型不純物拡散領域６２は
、コンタクト孔Ｃを介して、シリコン酸化膜からなる層
間絶縁膜１８の上に形成されたアルミニウム層等からな
るビット線３０に接続される。一方、メモリセル形成領
域以外の領域において、Ｎ！！ウェル層３の領域内にお
いては周辺回路等を構成するＰチャネルＭＯ３Ｉ−ラン
ジスタが形成される。

このＰチャネルＭＯ３Ｉ−ランジスタは、Ｎ型ウェル層
３内においてはゲート電極７とソース／ドレイン領域と
なるＰ型不純物拡散領域５１．５２とから構成される。

このようにして、トレンチ内にメモリセルのキャパシタ
を有するＣＭＯ３型ＤＲＡＭが形成される。

第７Ａ図〜第７■図はメモリセルのキャパシタをスタッ
クド・キャパシタとしたＣＭＯ５型ＤＲＡＭの製造方法
を工程順に示す部分断面図である。

まず、第７Ａ図〜第７Ｅ図を参照して、Ｐ型ウェル層２
とＮ型ウェル層３をＰ型シリコン基板１内に形成し、ア
ライメントマーク２１をダイシングライン６００の領域
に形成する工程は、前述のｍ６Ａ図〜第６Ｅ図に示され
たトレンチ内にメモリセルのキャパシタを有するＣＭＯ
９型ＤＲＡＭの製造工程と同様であるので、その説明を
省略する。

次に、第７Ｆ図を参照して、Ｐ！！！ウェル層２とＮ型
ウェル層３との境界部、および素子分離領域に反転防止
層としてのＰ型不純物拡散領域５が形成され、その上に
は分離用フィールド酸化膜４１゜４２が形成される。

第７Ｃ図に示すように、シリコン基板の全面上に絶縁膜
１７ａが熱酸化法等の方法で形成された後、その上にポ
リシリコン膜１５が堆積される。

さらに、ポリシリコン膜１５の上には絶縁膜１７ｂ７＜
堆積される。絶縁膜１７ｂの上には所定のパターンに従
ってレジスト膜１４が形成される。

第７Ｈ図を参照して、レジスト膜］４をマスクとして絶
縁膜１７ｂ１ポリシリコン膜１５、絶縁膜１７ａをエツ
チングすることによって、ゲート絶縁膜１７によって挾
まれたワード線２０がメモリセル形成領域としてのＰ型
ウェル層２の領域に形成される。また、Ｎ型ウェル層３
の領域内においても、同様に絶縁膜によって挾まれたゲ
ート電極７が形成される。このエツチング工程において
、Ｐ型ウェル層２とＮ型ウェル層３との間の境界部に形
成された段差部分に絶縁膜およびポリシリコン膜の残渣
２２ｂが発生する場合がある。この残渣２２ｂを除去す
るためにオーバエツチングすると、ワードｖＡ２０やゲ
ート電極７の側壁にエツチングが施されたり、二点鎖線
で示すようにシリコン基板に損傷が与えられたりする。

この残渣２２ｂが発生する場合に起こる問題点について
は後述する。

最後に、第７■図に示すように、Ｐ型ウェル層２の領域
内には各メモリセルを構成するＮチャネルＭＯＳトラン
ジスタとスタックド・キャパシタが形成される。このＮ
チャネルＭＯＳ）ランジスタは、ゲート電極としてのワ
ード線２０とドレインまたはソース領域となるＮ型不純
物拡散領域６１．６２とから構成される。また、このＮ
チャネルＭＯＳｌ−ランジスタにつながるスタックド・
キャパシタは、一方のＮ型不純物拡散領域６１に接続さ
れ、ポリシリコン等の導電層から形成される一方の電極
となるストレージノード８と、その上方に披さるように
同様の導電層から形成される他方の電極となるセルプレ
ートつと、ストレートノード８およびセルプレート９に
よって挾まれた窒化膜等からなるキャパシタ誘電体膜１
１とによって構成される。ＮチャネルＭＯＳ）ランジス
タを構成する他方のＮ型不純物拡散領域６２は、コンタ
クト孔Ｃを介して、シリコン酸化膜からなる層間絶縁膜
１８の上に形成されたアルミニウム層等からなるビット
線３０に接続される。一方、メモリセル形成領域以外の
領域において、Ｎ型ウェル層３の領域内においては周辺
回路等を構成するＰチャネルＭＯＳトランジスタが形成
される。このＰチャネルＭＯＳｌ−ランジスタは、Ｎ型
ウェル層３内においてはゲート電極７とソース／ドレイ
ン領域となるＰ型不純物拡散領域５１．５２とがら構成
される。

このようにして、スタックド・キャパシタを有するＣＭ
ＯＳ型ＤＲＡＭが形成される。

上述のようにＣＭＯ３型ＤＲＡＭの２つの例が示された
が、その他にウェル層の境界領域において形成される段
差部分をフォトリソグラフィ用のマスク合わせのためア
ライメントマークに用いる例は、たとえば、米国特許節
４，４４３．８１１号公報に開示されている。

［発明が解決しようとする課題］ 上述の従来のＣＭＯＳ型ＤＲＡＭでは、ウェル層の境界
領域に段差部分が形成されている。そのため、第６１図
に示したように、トレンチを埋込む工程においてウェル
層の境界部分に残渣が発生する場合がある。また、第６
に図または第７Ｈ図に示したように、たとえば、ゲート
電極等の間隔を隔てた導電層部分をエツチングによって
形成する場合において、そのエツチング工程の際にもウ
ェル層の境界部分に残渣が発生する場合がある。

このような残渣がウェル層の境界部分に残されたまま、
後工程の処理が施されることによってＤＲＡＭが製造さ
れると、その残渣部分に起因する電気的な短絡等が生じ
るという問題点がある。また、第６■図に示された残渣
部分を除去するために、オーバエツチングが施されると
、トレンチを完全に埋込むことができなくなり、その上
方に形成される配線層と電気的に短絡するという問題点
があった。また、第６に図、第７Ｈ図に示された残渣を
除去するためにオーバエツチングが施されると、ゲート
電極等の導電層の側壁にエツチングが施されることにな
り、あるいはシリコン基板に損傷が与えられることにな
るので、トランジスタの性能の低下をもたらすという問
題点があった。

そこで、この発明は上記のような問題点を解消するため
になされたもので、ウェル層の境界部に段差を形成する
ことなく、フォトリソグラフィ用のアライメントマーク
を形成することが可能な半導体記憶装置およびその製造
方法を提供することを目「自とする。

［課題を解決するための手段］ この発明に従った半導体記憶装置は、半導体基板と、第
２導電型の半導体領域とを備えている。

半導体基板は主表面を有する第１導電型である。

第２導電型の半導体領域はこの半導体基板に形成されて
いる。それによって、第１導電型の第１半導体領域と、
第１半導体領域の主表面と同一水準の主表面を有する第
２導電型の第２半導体領域とに半導体基板は区分されて
いる。

この発明に従った半導体記憶装置の製造方法によれば、
まず、主表面を有する第１導電型の半導体基板が準備さ
れる。この半導体基板の主表面の上には選択的に間隔を
隔ててパターン膜が形成される。このパターン膜は少な
くとも露光処理のためのアライメントマーク用のパター
ン膜を含むものである。このパターン膜の一部をマスク
として用いて、第２導電型の不純物が半導体基板内にド
ープされる。アライメントマーク用のパターン膜を残し
、他のパターン膜は除去される。半導体基板内にドープ
された第２導電型の不純物は分布され、第２導電型の半
導体領域が形成される。それによって、第１導電型の半
導体領域と、第１半導体領域の主表面と同一水準の主表
面を有する第２導電型の第２の半導体領域とに半導体基
板は区分される。

［作用コ この発明においては、第１導電型の半導体領域と、第２
導電型の半導体領域の主表面は同一水塗の上に存在して
いる。そのため、第１導電型の半導体領域と第２導電型
の半導体領域との境界領域において、一方の半導体領域
から他方の半導体領域へ、その水準が変化するような段
差部が形成されていない。したがって、半導体領域の境
界部分において、後工程で形成される堆積層の残清か発
生することはない。その結果、電気的な短絡の発生等が
防市され得る。

また、この発明の製造方法によれば、半導体基板内に第
２導電型の半導体領域を形成するために用いらいれるパ
ターン膜が、露光処理のためのアライメントマークを含
むように形成される。そのため、半導体領域の境界部分
において段２を形成することなく、フォトリソグラフィ
用のアライメントマークが形成され得る。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
Ａ図〜第１Ｌ図はこの発明に従った半導体記憶装置の製
造方法、たとえば、トレンチ内にメモリセルのキャパシ
タを有するＣＭＯＳ型ＤＲＡＭの製造方法を工程順に示
す断面図である。また、第２Ａ図〜第２に図はこの発明
に従った半導体、？Ｃ！憶装置の製造方法、たとえば、
スタックド・キャパシタを有するＣＭＯ３型ＤＲＡＭの
製造方法を工程順に示す断面図である。いずれの断面図
も第５Ｂ図におけるＶＴ−Ｖｌ線の断面を示している。

まず、第１Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。下敷
酸化膜１２の上には化学的気トロ薄膜成長法等によって
、パターン膜として、たとえば、ポリシリコンｌ１１１
５が形成される。

次に、第１Ｂ図を参照して、ポリシリコン膜１５の上に
はレジスト膜１４が堆積された後、所定のパターンに従
って、ポリシリコン膜１５、レジスト膜１４が選択的に
除去される。これらのバターニングされた膜をマスクと
して、リンイオンまたは砒素イオン等のＮ型不純物イオ
ンが、矢印で示される方向に１０〜２００ｋｅＶの加速
電圧でＰ型シリコン基板１の上に注入される。このとき
、下敷酸化膜１２も選択的に除去した後、イオン注入を
行なってもよい。

さらに、第１Ｃ図を参照して、レジスト膜１４が除去さ
れる。

その後、第１Ｄ図を参照して、Ｎ型の不純物イオンが注
入された領域、およびアライメントマークが形成される
べきダイシングラインの領域の上にレジスト膜１４が堆
積される。その後、ポリシリコン膜１５が除去された後
、レジスト膜１４をマスクとして矢印で示される方向に
、ボロンイオン等のＰ型不純物イオンが１０〜２００ｋ
ｅＶ程度の加速電圧でＰ型シリコン基板１の上に注入さ
れる。

第１Ｅ図に示すように、レジスト膜１４および下敷酸化
膜１２が除去される。そして、Ｐ型シリコン基板１に熱
処理が施されることによって、イオン注入されたＮ型不
純物イオンおよびＰ型不純物イオンが熱拡散する。これ
によって、Ｐ型シリコン基板１内にはＰ型ウェル層２と
Ｎ型ウェル層３が形成される。このとき、ダイシングラ
インの領域には酸化膜とポリシリコン膜とから構成され
るアライメントマーク２１が形成される。

第１Ｆ図を参照して、Ｐ型ウェル層２とＮ型ウェル層３
との境界部に反転防止層としてＰ型不純物拡散領域５が
形成され、その上には分離用フィ−ルド酸化膜４が形成
される。なお、図示していないが、メモリセル間の分離
用フィールド酸化膜、およびトランジスタ等の素子分離
用フィールド酸化膜も同時に形成される。

次に、第１Ｇ図に示すように、Ｐ型ウェル層２にトレン
チが形成される。このトレンチの底面部には、イオン注
入等によって反転防止層としてのＰ型不純物拡散領域５
が形成される。このＰ型不純物拡散領域５の上には、素
子分離のための厚い分離酸化膜４が形成される。トレン
チの側壁部には、キャパシタの一方の電極となるＮ型不
純物拡散領域６がイオン注入等によって形成された後、
その上にキャパシタ誘電体膜１１が熱酸化法や化学的気
相薄膜成長法等によって形成される。このキャパシタ誘
電体膜１１の上には、導電性の不純物、たとえば、リン
や砒素を含んだポリシリコン系材料を化学的気相薄膜成
長法などの方法によって堆積し、選択的に除去すること
によってセルプレート９、つまりキャパシタの他方の電
極が形成される。このようにして、トレンチ内にメモリ
セルのキャパシタが形成される。

次に、第１Ｈ図を参照して、シリコン基板の全面上に、
酸化膜、またはポリシリコン系飼料等の電極材料、ある
いはこれらの複合構造、たとえば比較的薄い酸化膜と電
極材料との多層構造等により構成された埋込堆積層１６
ａが形成される。

その後、第１■図に示すように、埋込堆積層１６ａがエ
ッチバックによって除去される。これによって、トレン
チ内のみを充填する埋込分離層１６が形成される。この
エツチング工程においては、Ｐ型ウェル層２とＮ型ウェ
ル層３との間の境界部に段差が形成されていないので、
その境界部に埋込堆積層の残渣が発生することもない。

その後、第１Ｊ図を参照して、シリコン基板の全面上に
絶縁膜１７ａが熱酸化などの方法によって形成された後
、ポリシリコン膜１５がその上に堆積される。ポリシリ
コン膜１５の上には所定のパターンに従ったレジスト膜
１４が形成される。

第１Ｋ図に示すように、レジスト膜１４をマスクとして
エツチングが施されることによって、メモリセル形成領
域としてのＰ型ウェル層２の領域には、ゲー［極と一体
構成のワード線２０およびゲート絶縁膜１７が間隔を隔
てて形成される。

また、Ｎ型ウェル層３の領域にはゲート絶縁膜１７およ
びゲート電極７が形成される。このとき、エツチング工
程において、Ｐ型ウェル層２とＮ型ウェル層３との間の
境界領域には段差部分が形成されていないので、その境
界領域にポリシリコン膜や絶縁膜の残渣が発生すること
もない。

最後に、５１　Ｌ図に示すように、Ｐ型ウェル層２の領
域内には、上述のように形成されたトレンチ内のキャパ
シタにつながるように各メモリセルを構成するＮチャネ
ルＭＯＳトランジスタが形成される。このＮチャネルＭ
ＯＳ）ランジスタは、ゲート電極としてのワード線２０
とドレインまたはソース領域となるＮ型不純物拡散領域
６１．６２とから構成される。ＮチャネルＭＯＳトラン
ジスタを構成する一方のＮ型不純物拡散領域６２には、
コンタクト孔Ｃを介して、シリコン酸化膜からなる層間
絶縁膜１８の上に形成されたアルミニウム層等からなる
ビット線３０に接続される。−方、メモリセル形成領域
以外の領域においては、たとえば、Ｎ型ウェル層３の領
域内においては、周辺回路等を構成するＰチャネルＭＯ
３Ｉ−ランジスタが形成される。このＰチャネルＭＯＳ
トランジスタは、Ｎ型つニ／Ｉ、＝層３内においてはゲ
ート電極７とソース／ドレイン領域となるＰ型不純物拡
散領域５１．５２とから構成される。

このようにして、ウェル層の境界領域に段差部分が形成
されない、トレンチ内にメモリセルのキャパシタを有す
るＣＭＯ３型ＤＲＡＭが形成される。

次に、この発明に従った半導体記憶装置のもう１つの例
として、スタックド・キャパシタを有するＣＭＯ３型Ｄ
　ＲＡ　Ｍの製造方法について説明する。

まず、第２Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化１１々１２が形成される。

下敷酸化膜１２の上には化学的気相薄膜成長法等によっ
て窒化膜１３が形成される。

次に、第２Ｂ図を参照して、フォトリソグラフィ技術に
よって所定のパターンに従って、窒化膜１３、下敷酸化
膜１２が選択的に除去される。このとき、メモリセル形
成領域では、素子分離領域となるべき領域のＰ型シリコ
ン基板１の主表面が露出されるように、窒化膜１３等が
除去される。

また、後工程で形成されるウェル層の境界領域、すなわ
ち、ウェル層を分離するための領域におけるＰ型シリコ
ン基！１２１の主表面が露出されるように、窒化膜１３
等が選択的に除去される。さらに、ダイシング領域内に
おいては、所定のパターンに従って窒化Ｊ１％＝　１３
等が選択的に除去されることによって、アライメントマ
ーク２１が形成される。

さらに、第２Ｃ図を参照して、Ｎ型ウェル層が形成され
る領域のみが露出するように、レジスト膜１４が形成さ
れる。その後、高エネルギイオン注入装置を用いて、リ
ンイオンまたは砒素イオン等のＮ型不純物イオンが、レ
ジスト膜１４をマスクとして、矢印で示される方向に０
．３〜ＩＭｅＶの加速電圧でＰ型シリコン基板１の上に
注入される。このとき、上記エネルギを有するイオンが
透過するように、窒化膜１３、および下敷酸化膜１２の
膜厚は、それぞれ、５００〜１５００Ａ。

２００〜５００人に設定される。また、注入されるイオ
ンが透過しないように、レジスト膜１４の膜厚は３〜５
μｍに設定される。

第２Ｄ図を参照して、Ｎ型不純物イオンの注入用マスク
として用いられたレジスト膜１４が除去される。そして
、逆に、Ｐ型ウェル層が形成されるべき領域のＰ型シリ
コン基板１の主表面が露出するように、レジスト膜１４
が堆積される。このレジストＪＪ４１４をマスクとして
、ボロンイオン等のＰ型不純物イオンが０．２〜０．５
ＭｅＶ程度の加速電圧でＰ型シリコン基板１の上に注入
される。このとき、マスクとして用いられるレジスト膜
１４の膜厚は第２Ｃ図に示されたレジスト膜１４の膜厚
と同程度である。

第２Ｅ図に示すように、レジスト膜１４が除去された後
、Ｐ型シリコン基板１に熱処理が施されることによって
、イオン注入されたＮ型不純物イオンおよびＰ型不純物
イオンが熱拡散する。これによって、Ｐ型シリコン基板
１内にはＰ型ウェル層２とＮ型ウェル層３が形成される
。このとき、Ｐ型ウェル層２とＮ型ウェル層３との境界
部、および素子分離領域には分離用フィールド酸化膜４
１．４２が形成される。同時にアライメントマータ形成
ｐ１１域には厚い酸化膜４３からなるアライメントマー
ク用パターンが形成されることになる。

その後、第２Ｆ図に示すように、分離用フィールド酸化
膜４１．４２の下で反転防止層を形成する領域のみが露
出するように、レジスト膜１４が形成される。このレジ
スト膜１４をマスクとして、高エネルギイオン注入装置
を用いて、ボロンイオン等のＰ型不純物イオンが、分離
用フィールド酸化膜４１．４２を透過するように注入さ
れる。このとき、イオン注入の加速電圧は０．１〜０．
５Ｍ　ｅ　Ｖ程度である。また、マスクとして用いられ
るレジスト膜１４の膜厚は、上記のエネルギを有するイ
オンが透過しないだけの膜厚に設定され、２〜５μｍ程
度である。さらに、分離用フィールド酸化１１％４１．
４２の膜厚は、上記エネルギを有するイオンが透過する
だけの膜厚に設定され、０゜２〜１．０μｍ程度である
。

このようにして、第２Ｇ図に示すように、Ｐ型ウェル層
２およびＮ型ウェル層３が形成され、かつ分離用フィー
ルド酸化膜４１．４２が形成された後に、分離用フィー
ルド酸化ｊ漠４１，４２の下に反転防止のためのＰ型不
純物拡散領域５が形成される。

その後、第２Ｈ図に示すように、分離領域およびアライ
メントマークのための厚い酸化膜を形成するためのセル
フアライメントとして形成された窒化Ｐｌ！１３、下敷
酸化膜１２が除去される。

第２１図を参照して、シリコン基板の全面上に絶縁膜１
７ａが熱酸化などの方法によって形成された後、ポリシ
リコン膜１５が堆積される。さらに、ポリシリコン膜１
５の上には絶縁膜１７ｂが堆積される。絶縁膜１７ｂの
上には、所定のパターンに従ったレジスト膜１４が形成
される。

そして、第２Ｊ図に示すように、レジスト膜１４をマス
クとして、エツチングが施されることによって、メモリ
セル形成領域としてのＰ型ウェル層２の領域には、ゲー
ト絶縁膜１７によって挾まれたワード線２０が間隔を隔
てて形成される。また、Ｎ型ウェル層３の領域には同様
に、ゲート電極７およびゲート絶縁Ｈ１７が形成される
。

最後に、第２に図を参照して、Ｐ型ウェル層２の領域内
には各メモリセルを構成するＮチャネルＭＯ３Ｉ−ラン
ジスタとスタックド−キャパシタが形成される。このＮ
チャネルＭＯＳトランジスタは、ゲート電極としてのワ
ード線２０とドレインまたはソース領域となるＮ型不純
物拡散領域６１゜６２とから構成される。また、Ｎチャ
ネルＭＯＳトランジスタにつながるスタックド・キャパ
シタは、Ｎ型不純物拡散領域６１に接続され、多結晶シ
リコン等の導電層から形成される一方の電極となるスト
レージノード８と、その上方に被さるように同様の導電
層から形成される他方の電極となるセルプレート９と、
ストレージノード８およびセルプレート９によって挾ま
れた窒化膜等からなるキャパシタ誘電体膜１１とによっ
て構成される。

ＮチャネルＭＯ３ｔ−ランジスタを構成する一方のＮ型
不純物拡散領域６２は、コンタクト孔Ｃを介して、シリ
コン酸化膜からなる層間絶縁膜１８の上に形成されたア
ルミニウム層等からなるビット線３０に接続される。一
方、メモリセル形成領域以外の領域において、Ｎ型ウェ
ル層３の領域内においては周辺回路等を構成するＰチャ
ネルＭＯＳトランジスタが形成される。このＰチャネル
ＭＯＳトランジスタは、Ｎ型ウェル層３内においてはゲ
ート電極７とソース／ドレイン領域となるＰ型不純物拡
散領域５１．５２とから構成される。

このようにして、ウェル層の境界部分において段差部分
が形成されない、スタックド・キャパシタを有するＣＭ
ＯＳ’４２ＤＲＡＭが形成される。

なお、上記の２つのＣＭ　ＯＳ型ＤＲＡＭの例において
、Ｐ型シリコン基板内にＰ型ウェル層とＮ型ウェル層と
を形成した例を示しているが、Ｐ型シリコン基板内にＮ
型ウェル層のみを形成したＣＭＯＳ型ＤＲＡＭでもよい
。また、上記実施例においては、Ｐ型シリコン基板を用
いた例を示したが、逆のＮ型シリコン基板を用いたＣＭ
Ｏ３型Ｏ３型ＤＲＡ 上述のように説明された、この発明に従った半導体記憶
装置およびその製造方法は以下のように要約される。

（１）　主表面を有する第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の半導体領域と
を備え、 第１導電型の第１′Ｆ−導体領域と、前記第１半導体領
域の主表面と同一水準の主表面を有する第２導電型の第
２半導体領域とに前記半導体基板は区分されている、半
導体記憶装置。

（２）　前記第１半導体領域と前記第２半導体領域との
間の境界領域における前記半導体基板の主表面の上に形
成された分離絶縁膜をさらに備える、（１）の半導体記
憶装置。

（３）　前記記憶素子は、前記第１半導体領域内に形成
された電界効果型半導体素子を含む、（１）の半導体記
憶装置。

（４）　前記電界効果型半導体素子は、前記第１半導体
領域内に形成された第２導電型の不純物領域を含む、（
３）の半導体記憶装置。

（５）　前記電界効果型半導体素子は、絶縁されたゲー
トと、前記絶縁されたゲートの下方に間隔を隔てて前記
半導体基板の主表面上に形成された一方電極と、他方電
極とを含み、前記第２導電型の不純物領域が前記一方電
極と前記他方電極とを構成し、前記一方電極と前記他方
電極との間の前記第１半導体領域内にはチャネル領域が
形成されている、（４）の半導体記憶装置 （６）　前記記憶素子は、？ｊＪ記一方電極に接続され
たキャパシタを含む、（５）の半導体記憶装置。

（７）　前記キャパシタは、前記第１半導体領域内に形
成されたトレンチの側壁に沿って形成されたキャパシタ
を含む、（６）の半導体記憶装置。

（８）　前記キャパシタは、前記トレンチの側壁に形成
された第２導電型の不純物領域と、その第２導電型の不
純物領域の上に形成された誘電体膜と、その誘電体膜の
上に形成された導電膜とから構成されたトレンチ構造を
有し、前記第２導電型の不純物領域が前記一方電極に接
続されたキャパシタを含む、（７）の半導体記憶装置。

（９）　前記キャパシタは、誘電体膜を挾んだ一方の導
電体膜と他方の導電体膜とから形成された積層構造を有
し、前記一方の導電体膜が前記−方の電極に接続された
キャパシタを含む、（６）の半導体記憶装置。

（１０）　　主表面を有する第１導電型の半導体基板を
弗備する工程と、 前記半導体基板の主表面の上に選択的に間隔を隔てて、
パターン膜を形成する工程とを鑞え、前記パターン膜は
少なくとも露光処理ためのアライメントマーク用のパタ
ーン膜を含むものであり、 前記パターン膜の一部をマスクとして用いて、第２導電
型の不純物を前記半導体基板内にドープする工程と、 前記アライメントマーク用のパターン膜を残し、他の前
記パターン膜を除去する工程と、前記半導体基板内にド
ープされた第２導電型の不純物を分布させ、第２導電型
の半導体領域を形成することによって、第１導電型の第
１半導体領域と、前記第１半導体領域の主表面と同一水
準の主表面を有する第２導電型の第２半導体領域とに前
記半導体基板を区分する工程とを備えた、半導体記憶装
置の製造方法。

（１１）　前記パターン膜を形成する工程は、分離絶縁
膜を形成するための第１のパターン膜を形成する工程と
、露、光処理のためのアライメントマーク用の第２のパ
ターン膜を形成する工程とを含む、（１０）の半導体記
憶装置の製造方法。

（１２）　前記第２導電型の不純物を前記半導体基板内
にドープする工程は、前記第１のパターン膜を透過する
だけのエネルギを有する第２導電型の不純物イオンを注
入する工程を含む、（１１）の半導体記憶装置の製造方
法。

（１３）　前記第１のパターン膜をマスクにして前記分
離絶縁膜を形成する工程をさらに備える、（１１）の半
導体記憶装置の製造方法。

（１４）　前記分離絶縁膜の下に第１導電型の高濃度の
不純物領域を形成する工程をさらに備える、（１３）の
半導体記憶装置の製造方法。

（１５）　前記第１導電型の高濃度の不純物領域を形成
する工程は、前記分離絶縁膜を透過するだけのエネルギ
を有する第１導電型の不純物イオンを注入する工程を含
む、（１４）の半導体記憶装置の製造方法。

（１６）　前記半導体基板内に第１導電型の高濃度の半
一導体領域を形成する工程をさらに備える、（１０）の
半導体記憶装置の製造方法。

（１７）　前記第１導電型の高濃度の半導体領域を形成
する工程は、前記第２半導体領域の主表面の上に形成さ
れたパターン膜をマスクとして用いて、第１導電型の不
純物を前記半導体基板内にドープする工程を含む、（１
６）の半導体記憶装置の製造方法。

（１８）　前記記憶素子を形成する工程をさらに備える
、（１０）の半導体記憶装置の製造方法。

（１９）　前記記憶素子を形成する工程は、前記第１半
導体領域内に電界効果型半導体素子とそれに接続された
キャパシタとを形成する工程を含む、（１８）の半導体
記憶装置の製造方法。

（２０）　前記牛ヤバシタを形成する工程は、前記第１
半導体領域内にトレンチを形成する工程を含む、（１つ
）の半導体記憶装置の製造方法。

［発明の効果］ 以上のように、この発明によれば２つの異なる導電型の
半導体領域の主表面は同一水準の上に存在するので、半
導体領域間の境界領域に段差部分が形成されることはな
い。そのため、その段差部分において、後工程で形成さ
れる堆積物の残渣が発生することもない。したがって、
電気的な短絡や半導体素子の性能の低下を引き起こすこ
とがない。また、この発明によれば半導体領域間に段差
部分を形成することなく、フォトリソグラフィ用のマス
ク合わせのためのアライメントマークが容易に形成され
得る。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図、第１Ｈ図、第１Ｉ図、第１Ｊ図、
第１Ｋ図、第１Ｌ図はこの発明に従った半導体記憶装置
の製造方法、たとえば、トレンチ・キャパシタセルを有
するＣＭＯ８型Ｏ８型ＤＲＡ 第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、第２Ｅ図、
第２Ｆ図、第２Ｇ図、第２Ｈ図、第２Ｉ図、第２Ｊ図、
第２に図はこの発明に従った半導体記憶装置の製造方法
のもう１つの実施例、たとえば、スタックド・キャパシ
タセルを有するＣＭＯ８型Ｏ８型ＤＲＡ である。 第３図は従来のＤ　Ｒ　Ａ　Ｍの全体構成を示すブロッ
ク図である。 第４図は第３図に示されたＤＲＡＭの１つのメモリセル
に対応する等価回路図である。 第５Ａ図はＤＲＡＭのチップが複数個形成されるウェハ
を示す平面図である。 第５Ｂ図は第５Ａ図におけるＶＢの部分を示す部分平面
図である。 第６Ａ図、第６Ｂ図、第６Ｃ図、第６Ｄ図、第６Ｅ図、
第６Ｆ図、第６Ｇ図、第６Ｈ図、第６１図、第６１図、
第６に図、第６Ｌ図は、従来の半導体記憶装置の製造方
法、たとえば、トレンチ・キャパシタセルをＨするＣＭ
Ｏ５型Ｏ５型ＤＲＡ第７Ａ図、第７Ｂ図、第７Ｃ図、第
７Ｄ図、第７Ｅ図、第７Ｆ図、第７Ｇ図、第７Ｈ図、第
７夏図は従来の半導体記憶装置の製造方法のもう１つの
例、たとえば、スタックド・キャパシタセルをＨするＣ
ＭＯ５型Ｏ５型ＤＲＡ 示す断面図である。 図において、１はＰ型シリコン基板、２はＰ型ウェル層
、３はＮｍウェル層、］３は窒化膜、１４は１／シスト
膜、１５はポリシリコン膜である。 なお、各図中、同一符号は同一または相当部分を示す。 第１Ａ図 第１Ｃ図 第１Ｄ図 第１５図 ＣＰ型クり先ｆｉ　　　　　３：Ｎ↑つｚｌＬ層第１Ｇ
図 ）　　　　　　　　　　　　　　　　　　　　　　　　
　　　　ｊ第６Ａ図 第６０図 第６Ｅ図 第６Ｆ図 ｔ　　　　　　　　ｊ 第６Ｇ図 第６Ｈ図 第６１図 第６ｊ図 第６に図

Claims (2)

【特許請求の範囲】
1. （１）主表面を有する第１導電型の半導体基板と、 前記半導体基板に形成された第２導電型の半導体領域と
   を備え、 第１導電型の第１半導体領域と、前記第１半導体領域の
   主表面と同一水準の主表面を有する第２導電型の第２半
   導体領域とに前記半導体基板は区分されている、半導体
   記憶装置。
2. （２）主表面を有する第１導電型の半導体基板を準備す
   る工程と、 前記半導体基板の主表面の上に選択的に間隔を隔てて、
   パターン膜を形成する工程とを備え、前記パターン膜は
   少なくとも露光処理のためのアライメントマーク用のパ
   ターン膜を含むものであり、 前記パターン膜の一部をマスクとして用いて、第２導電
   型の不純物を前記半導体基板内にドープする工程と、 前記アライメントマーク用のパターン膜を残し、他の前
   記パターン膜を除去する工程と、 前記半導体基板内にドープされた第２導電型の不純物を
   分布させ、第２導電型の半導体領域を形成することによ
   って、第１導電型の第１半導体領域と、前記第１半導体
   領域の主表面と同一水準の主表面を有する第２導電型の
   第２半導体領域とに前記半導体基板を区分する工程とを
   備えた、半導体記憶装置の製造方法。