JPS6057661A

JPS6057661A - 半導体装置

Info

Publication number: JPS6057661A
Application number: JP58164970A
Authority: JP
Inventors: Satoshi Meguro; 目黒　怜
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-09-09
Filing date: 1983-09-09
Publication date: 1985-04-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は、半導体装置に関し、特に相補型ＭＯ８半導体
装置の高速化に関するものである。

〔背景技術〕

相補型ＭＯ８半導体装置（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ　０ｘｉｃｌｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ　：以下ＣＭＯ８と称する）は高速化の方向に開発が
進められている。

半導体装置の高速化を得るためには、抵抗値と容量を掛
は合わせてなる半導体装置内の時定数を小さくしてやれ
ば良い。具体的には、ソース・ドレインと、その周囲の
領域、たとえば、ウェル層や基板との接合容量を小さく
すること、配線抵抗を小さくすること等様々なことが要
求される。

ソース・ドレイン層とウェル層や基板との接合容量は、
ソース層の周囲にできる空乏層の拡がりの大きさによっ
て決定される。ソース・ドレイン層と基板との接合容量
は形成される空乏層の拡がりが大きい程、接合容量が小
さくなシ、空乏層が小さい程、逆に接合容量は大きくな
る。従って、高速化を得るためには、空乏層の拡がりを
出来るだけ大きくする必要がある。接合容量を決定する
ソース層周囲の空乏層の延びは、一定の電圧に対して、
ソース領域の周囲のウェル層や基板の不純物濃度によっ
て決定される。ウェル層や基板の不純物濃度が高い場合
は、空乏層の延びは小さく、不純物濃度が低い場合は、
空乏層は大きく形成される。従って、高速化を図るため
には、ソース拡散層の周囲の層つまり基板あるいはウェ
ル層の不純物濃度を低濃度に形成することが必要である
。

しかし、高速化のために、基板の不純物濃度（あるいは
、ウェル層の不純物濃度）を低濃度に形成すると、チャ
ンネル領域にも広く空乏層が形成されてしまい、ゲート
巾によって決定されるべきチャンネルの長さに狂いが生
じてしまう。このような現象をショートチャンネル効果
という。特にゲート長を短かくした場合には、ソース・
ドレイン間にパンチスルーが生じる。このようなショー
トチャンネル効果を防ぐためには、ソース・ドレイン層
の周囲の層たとえば、ウェル層や基板の濃度ヲ小すくス
る前述の技術とは逆に、ソース・ドレイン層の周囲の層
の濃度を高くし、チャンネル領域に形成される空乏層の
拡がり金用来るだけ小さくする必要がある。

以上のように、相反した問題が、高速化に伴って知られ
るようになり、たとえば、日経エレクトロニクス１９８
２年６月２１日号等に記載されている。

高速化を実現するためには、以上の問題を解決する必要
がある。

又、以上のような問題は、ＭＯ８ｉＣ一般についても同
様である。

〔発明の目的〕

本発明の第１の目的は、ソース・ドレイン拡散層と基板
との接合容量を充分小さくする技術を提供することにあ
る。

本発明の第２の目的は、ショートチャンネル効果を防止
する技術を提供することにある。

本発明の第３の目的は、第１及び第２の目的を同時に達
成することにより半導体装置の高速化を図る技術を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述および添付図面によってあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

゛　すなわち、基板、および、ＣＭＯ８のウェル層を低
い不純物濃度を有する半導体層として形成し、さらに、
ソース・ドレイン層近傍、および、チャンネル領域のみ
には、基板、あるいはウェル層より不純物濃度の高い同
型の半導体不純物層を存在せしめる。この不純物層は、
ソース層下部においてはソース層下部に形成される空乏
層がこの不純物層を脱して、基板あるいはウェル層に達
する程に存在せしめ、また、不純物層の不純部濃度は、
チャンネル領域においてパンチスルーが生じない程度の
濃度に形成するものである。この不純物層形成のため、
チャンネル領域に形成される空乏層の拡がりは減少し、
ショートチャンネル効果はほとんど無くなる。さらに、
チャンネル領域以外の領域に形成される空乏層は、この
不純物層を脱し、ウェル層あるいは、基板領域内に充分
にのびるため、ソース領域と基板との接合容量は小さい
ものとなり高速化が図れる。

〔実施例〕

第１図は、本発明を適用したＣＭＯ８半導体装置の断面
図、第２図は、第１図の断面図をＡ−Ａ線に有するＣＭ
Ｏ８半導体装置の平面図、第３図〜第８図は、本発明の
製造過程を示す第２図Ａ−Ａ′線に沿った断面図である
。

第１図および第２図において、Ｎチャネル型絶縁ゲート
型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称する
）Ｑｌ　と、Ｐチャネル型Ｍ　Ｉ　Ｓ　Ｉ”ＥＴＱ２が
、酸化シリコン（Ｓｉｎ、）から成るフィールド絶縁膜
３を介して存在している。ＬｌｌＬ、は、ＭＩＳＦＥＴ
Ｑ＋　、Ｑｚを存在せしめる活性領域であり、第２図を
横断するように走るゲート１２を介して、Ｌ１領域には
、Ｎ＋ソソー・ドレイン拡散層６，７、Ｌ、領域にはＰ
　ノース・ドレイン拡散層が存在している。多結晶シリ
コンからなるゲート１２には、入力信号が入力し、出力
信号が、ドレイン拡散Ｒ７，８を通って、配線１８に出
力される。活性領域り、、Ｌ２には、コンタクトホール
）！ｌ　、　Ｈ２、Ｈｓ　、’Ｈ４が夫々形成されてお
り、電源電圧を供給するためのアルミニウム配線１７及
び１９は、コンタクトホールＨ，，Ｈ４でソース拡散層
６，９とオーミックコンタクトを取っている。寸だ、出
力信号にかかわるアルミ；・ラム配線１８は、コンタク
トホールＨ２、Ｈ３でＭＩＳＦＥＴＱ＋、Ｑ、の夫々の
ドレイン拡散層７゜８とオーミックコンタクトを取って
いる。

本発明の構成をさらに詳細に説明すれば以下の通りであ
る。Ｐ−型半導体基板上に、ＭＩＳＦＥＴ、Ｑ２形成の
ためのＮ−型ウェル層２が形成されである。活性領域Ｌ
１には、前述のように、ソース・ドレイン形成のための
Ｎ＋型型数散層６７が、および活性領域Ｌ２には、Ｎ−
型ウェル層２の中に、ソース・ドレイン形成のためのＰ
　型拡散層８．９が存在する。この２つの活性領域の間
には、各々のＭＩＳＦＥＴを絶縁するだめの酸化シリコ
ン（ｓｉ０２）からなる厚いフィールド絶縁膜３が存在
している。さらに、活性領域上には、酸化シリコン（Ｓ
ｉＯ□）からなるゲート絶縁膜１０．１１が存在し、そ
の上に、多結晶シリコンからなるゲート１２が存在して
いる。多結晶シリコンからなるゲート１２は、端部の電
界集中を防ぐために、その表面に酸化シリコン膜１３が
形成されである。

本発明の特徴は、第１図に示すように、ソース・ドレイ
ン層６，７，８．９の周囲にソース・ドレインとは反対
の導電型の拡散ｌ′ｉ′１′＋４，５が存在することに
ある。今、ＭＩＳＦＢＴＱ、のみに注目ずればＭＩＳＦ
ＢＴＱ、のＮ＋＋ソース・ドレイン層６．７の周囲にＰ
型不純物Ｆｉ４が形成されである。このＰ型不純物層４
はＰ−型半導体基板１よりも不純物濃度が高く、ＭＩＳ
Ｉ”ＥＴＱＩのチャネル領域を、ソース・ドレイン層程
度の深さで被い、ソース・ドレイン層下部の周囲を浅く
とりかこむように存在している。このＰ壓不純物層４は
、ソース・ドレイン層底部においては、空乏層が、Ｐ型
不純物層４を脱し基板にのびる程度の深さに形成し、又
、その濃度は、チャンネル領域において、空乏層がのび
パンチスルーが発生しない程度に形成する。従って、チ
ャンネル領域においては、本発明で形成したこの基板よ
り濃度の高いＰ型不純物層４存在のため、ＭＩＳＦＥＴ
Ｑ、稼動時にソース層６の周囲に形成される空乏層の形
成領域は小さいものとなり、チャネル領域の空乏層によ
るショートチャネル効果は、はとんど生じない。

また０本発明で形成した濃度の高いＰ型拡散層４は、ソ
ース・ドレイン層６，７下部では、その近傍に浅くのみ
しか形成されていないため、ソース層６下部に拡がる空
乏層は、Ｐ型不純物層４を脱して、Ｐ−型半導体基板１
の領域まで達し、その形成領域はソース層６下部におい
て広いものとなる。従ってソース・ドレイン層６と基板
１との接合容量は、Ｎ−型半導体内の空乏層の拡がりの
ため、小さいものとなる。以上のように、本発明におけ
るソース・ドレイン層周囲のＰ型不純物層４の存在によ
り、ショートチャネル効果減少と、ソース・ドレイン層
６，７と基板１との接合容量の減少を同時に実現させる
ことが可能である。

Ｎ−壓ウエル層上に形成されるＭ　Ｉ　８　Ｂ’　Ｅ　
ＴＱ２においても同様なことがいえる。つ筐り、ＭＩＳ
ＦＢＴＱ２のＰ　型ソース・ドレイン拡散層８゜９の周
囲に、Ｎ型不純物層５を形成する。Ｎ型不純物層５は、
Ｎ−型ウェル層２の不純物濃度よりも高く、ＭＩＳＦＢ
ＴＱ２のチャネル領域をソース・ドレイン層８，９程度
の深さで被い、ソース・ドレイン層８，９下部の周囲を
浅く取りかこむように存在している。ＭＩＳＩ”ＥＴＱ
２稼動時には、ＭＩＳＦＥＴＱ＋稼動時と原理的にはほ
とんど同じように働き、ＭＩＳＦＢＴＱ２におけるショ
ートチャネル効果減少、およびソース・ドレイン層８．
９とＮ−型ウェル層２との接合容量の減少を同時に実現
させることが可能である。

なお、第１図において、１６は素子を保護するために形
成されたリンシリケートガラス（ＰＳＧ）からなる第１
パツシベーシヨン膜であり、又、１６は、同様に素子保
護のために設けられたリンシリケートガラス（ＰＳＧ）
膜等からなるファイナルパッシベーションＪｌｉｆ、Ｓ
る。

以下、本発明の製造過程を第３図〜第８図を用いて説明
する。

１ず、（１００）結晶面を有するＰ−型単結晶シリコン
基板１を用意する。このシリコン基板ｌの表面を熱酸化
によって酸化シリコン（ＳｉＯ２）膜２０を第３図に示
す如く形成する。この酸化シリコン（Ｓｉｎ２）膜２０
は、第１図に示すＮ−型ウェル層２形成のためのイオン
打ち込み時に基板を保護するための保護膜である。Ｎ−
型ウェル層２形成のために、Ｎ型ウェル層２が形成され
る以外の領域に、窒化シリコン（ＳＩ３Ｎ４）膜２１を
７オトレジスト膜２２を利用して選択的に第３図の如く
形成する。第１図に示されるＮ−型ウェル層２及び、本
発明のＮ型不純物層５を形成するために、窒化シリコン
（Ｓｉ３Ｎ４）膜２１をマスクとしてヒ素（Ａｓ）及び
リン（１つを同時にＰ−型半導体基板１に第３図、２３
に示される如く打ちこむ。ヒ素（Ａ、　ｓ　）及びリン
（ト）を打ち込んだのち、第１図に示されるＮ−型ウェ
ル拡散層２及び不発りｊのＮ型不純物層５を形成するた
めに、熱処理によって、ヒ素（Ａ　ｓ　）及びリン（１
’）を拡散させる。ヒ素（Ａ　ｓ　）とリン（ト）のＰ
−型半導体基板中への拡散速度が異なるため、一度の熱
拡散によってＮ−型ウェル層２と本発明のＮ型不純物層
５を同時に形成することが可能である。このようにして
形成されたものを第４図に示す。Ｎ型不純物層は、のち
の活性化領域になる以外の都合にも形成されるが、これ
はフィールド絶縁膜下のチャネルストッパーになる。

熱拡散は、窒化シリコンＨ（Ｓ１３Ｎ４）　２　ｉを除
去せず行なうため、やや厚い酸化シリコン膜２５がＮ−
型ウェル拡散領域上に形成される。第１図に示すＭ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　＋　のＰ型拡散領域４を形成す
るために、Ｎ−型ウェル拡散領域上に形成されたこの厚
い酸化シリコン膜２５をマスクとしてＰ型不純物、たと
えばボロン（ハ）をｔＪち込み、第４図に示されるよう
にＰ型不純物打ち込み層２４を形成する。自明の如く、
やや厚い酸化シリコン（Ｓｉｎ２）膜２５を形成するこ
とにより、整合的にＰ型不純物を打ち込むことが可能で
おる。第４図に示す如く、Ｎ−型ウェル層２とＮ型不純
物層５を形成したのち、Ｐ−型半導体基板に導入したＰ
型不純物を半導体基板１中に拡散させるために熱拡散を
行ない、基板上に形成した酸化シリコン［２０，２５を
すべて除去する（図示せず）。このＰ型不純物も、本発
明の要点であるソース・ドレイン層を覆う不純物層にも
なるが、同時にフィールド絶縁層下のチャンネルストッ
パーともなる。

以上のように、Ｎ−型ウエル層２．Ｎ型不純物層５．お
よびＰ型不純物層４を形成したのち、フィールド絶縁膜
を形成するために薄い酸化シリコン膜（図示せず）をシ
リコン基板全面に形成し、さらにその上に、たとえば気
相化学反応法（以下、ＣＶＤ法と称する）によシなる窒
化シリコン（ＳｉｓＮ４）膜（図示せず）を７オトレジ
スト膜をオＵ用することにより、選択的に形成する。こ
の窒化シリコン膜（図示せず）をマスクとして、シリコ
ン基板表面を熱酸化することにより、酸化シリコン（Ｓ
ｉｎ、）からなる厚いフィールド絶縁膜３を形成する。

これは、隣接するＭ　Ｉ　Ｓ　Ｆ　Ｅ　’１’を絶縁す
るための絶縁膜である。さらに、フィールド絶縁膜３形
成のために用いたシリコン基板上に形成した薄い酸化シ
リコン膜（図示せず）と窒化シリコン膜（図示せず）を
除去し、酸化シリコン（Ｓｉｎ２）からなる薄いゲート
絶縁膜１０．１１を第５図に示す如く形成する。この薄
い絶縁膜１０゜１１形成の際は、その精浄さを得るため
、一度シリコン基板を熱酸化し、表ｍ（に形成された薄
い酸化膜を除去し、そののちに形成する。この形成され
た酸化シリコン（ＳｉＯ２）ＪＩＪは、シリコン基板１
に形成される全てのＭ：ｌ５Ｉｉ”ＥＴのゲート絶縁膜
となるものである。

次に、このゲート絶縁膜１０．１１及びフィールド絶縁
膜３上の全面に、たとえば、ＣＶＤ法を用いて、ゲート
形成のための多結晶シリコン脱を形成する。さらに、こ
のあと、多結晶シリコン層を導電性に形成するために、
多結晶シリコン層に不純物、たとえばリン（Ｐｉｔイオ
ン打ち込み法によって導入する。そして、ゲートが形成
されるべき領域以外にある多結晶シリコン層を除去する
ために、フォトレジスト膜（図示せず）を選択的に形成
し、このフォトレジスト膜をマスクとして、多結晶シリ
コン層１２を形成する。さらに、ソース・ドレイン層を
形成するために、ゲートを形成する多結晶シリコン層１
２をマスクとして、所望の不純物をソース・ドレイン領
域に導入する。まず、たとえば高温低圧雰囲気中で酸化
シリコン（Ｓ　１ｏ２）膜２６を全面に形成し、さらに
Ｐ型ソース・ドレイン層を形成するＮ型ウェル層の領域
以外の酸化シＩＪコｙ　（８１０２）　Ｍ　２６をフォ
トレジスト膜（図示せず）を用いて、第６図の如く形成
する。この酸化シリコン（Ｓｉｎ２）膜２６をマスクと
して、ＭＩＳＦＥＴＱ、の如く、Ｎ２！！！ソース・ド
レイン層を有すべきＭＩ　５ＦＥＴのソース・ドレイン
領域に、Ｎ型不純物、たとえばリン（Ｆ５をソース・ド
レイン領域上の酸化シリコン膜１０′１ｒ：介して打ち
込む。さらに、ＭＩＳＦＥＴのソース・ドレイン領域に
導入したＮ型不純物を、ソース・ドレイン層形成のため
に熱拡散させ、所望のソース・ドレイン層を形成する。

ごの執処理後、素子表面を洗浄し、さらにケートの端部
における電界集中を防ぐために、多結晶シリコン層１２
０表面を薄く酸化し、薄い酸化シリコン膜１３を形成す
る。

ウェル層上に、１６Ｍ　Ｉ　Ｓ　ｌｉ’　Ｅ　Ｔ以外）
Ｍ　Ｉ　Ｓ　ＩＩ”ＥＴのソース・ドレイン層を以上の
ように形成したのち、Ｎ−型ウェル層２上の酸化シリコ
ン（Ｓｉ０２）膜２６を除去して、同様な方法でＮ−型
ウェル層上のＭＩＳＦＥＴ、たとえばＭＩＳＦＥＴＱｔ
のソース・ドレイン層を形成する。たとえば、同様にＮ
−型ウェ／Ｉ／層上以外にあるＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
、／ξとえばＭＩＳＦＥＴＱ、の存在する領域を、たと
えば、高温低圧雰囲気で形成する酸化シリコン膜で選択
的に覆い、Ｐ型不純物、たとえばボロン（Ｉ９をＮ−型
ウェル層内に導入する。さらに導入したこのＰ型不純物
を熱拡散し、Ｎ−型ウェル層内にＰ＋型ソース・ドレイ
ン層８，９を形成する。Ｎ−型ウェル層上に存在する多
結晶シリコン層上に同様に、薄い酸化シリコン膜１３を
形成する。以上のようにして形成した形状を第７図に示
す。

以上のように、素子を形成したのち、周知の方法ニヨリ
、第１パンシベーション膜、所望のパターンのアルミニ
ウム（ｉ）配線、およびファイナルパッシベーション］
Ｌｉ１−形成ｆル。

すなわち、たとえばＣＶＤ法によシ、リンシリケートガ
ラス（ＰＳＧ）膜を全面に設け、必要なコンタクトホー
ル、たとえばＮ、　、　Ｈ２，Ｈ３，Ｈ，を形成し、第
１パツシベーシヨン膜を形成する。さらに、第８図およ
び第２図に示すように、入出力信号、電源電圧等に係わ
るアルミニウム（Ａ７）配線１７，１８．１９を形成す
る。

最後に、第１図に示す如く、たとえばリンシリケートガ
ラス（ＰＳＧ）等を用いてファイナルパッシベーション
膜を形成し完成する。

〔効果〕

（１）　ソース・ドレイン層の周囲にソース・ドレイン
とは反対の導電型の不純物層４，５が存在することにあ
る。この拡散層４，５は、ＭＩＳＦＥＴが形成されであ
る半導体基板、あるいは、ウェル層の不純物濃度よりも
高い濃度で形成され、ＭＩＳＦＥＴのチャネル領域をソ
ース・ドレイン層程度の深さで被い、ソース・ドレイン
層の下部周囲を浅く取シかこむように形成さｆ’してあ
るため、形成される不純物領域４，５ば、ソース・ドレ
イン層下部においてはその近傍に浅くのみしか形成さり
。

ていない。このためソース層下部に拡がる空乏層は、形
成した不純物領域をぬけ出し、不純物濃度の薄い半導体
基板、あるいは、ウェル層内才でのび、その領域が広く
形成される。従って、ソース・ドレイン層と基板との接
合容量は、空乏層の大きな広がりのため、小さいものと
なる。

（２）チャンネル領域においては、基板あるいはウェル
層よりも濃度の高い不純物層４，５存在のため、ＭＩＳ
ＦＥＴ稼動時にソース層の周囲に形成される空乏層の形
成領域は小さいものとなり、チャンネル領域の空乏層に
よるショートチャンネル効果はほとんど生じない。従っ
て、所望のチャンネル長を得ることができる。

（３）前記効果（１）および（２）により、半導体装置
の高速化を図ることができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のでなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない。

たとえば、本発明においては、ウェル層２をＮ−型の導
電層としたが、Ｐ−型の導電層として、基板としてＮ−
型半導体基板を用いても本発明の効果を損うものではな
い。この場合、本発明の不純物層４及び５は、夫々Ｎ型
不純物層、Ｐ型不純物層となり、また、第１図に示すＮ
＋型ンソー・ドレイン層６，７は、Ｐ　型ソース・ドレ
イン層となり、Ｐ＋型ソース・ドレイン層８，９はＮ＋
型ンソー・ドレイン層となる。また、第１パツシベーシ
ヨン膜はリンシリケートガラス（ＰＳＧ）膜を用いたが
、酸化シリコン等で形成し、ファイナルパッシベーショ
ン膜をプラズマ膜等で形成しても良い。さらにゲートや
、本実施例には示されていないが、ソース・ドレイン′
ＦＬ極を、白金やモリブデン等の高融点金属、あるいは
シリサイドで形成しても、本発明の効果を損なうもので
ないことは、いうまでもないことである。さらに、本発
明の不純物層４，５をどちらか一方のみ削除しても同様
である。

〔オＵ用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野でちるＣＭＯ８半導体装置
の技術に適用した場合について説明したが、それに限定
されるものでなく、ベチャネルＭＯ８ＦＥＴあるいはＰ
チャネルＭ　ＯＳ　ｌｉ’　ＥＴのいずれか一方のみで
形成された半導体装置ももちろんのことＭＯ８半導体装
着全般に適用することが可能である。

【図面の簡単な説明】

第１図は、本発明を適用したＣＭＯ８半導体装置の断面
図、第２図は、第１図の断面図をＡ　−ｈ′線に沿って有す
るＣＭＯ８半導体装置の平面図、第３図〜第８図は、本発明の製造過程を示す第２図のｈ
−ｉ線に沿った断面図である。ｌ・・・Ｐ−型半導体基板、２・・・Ｎ−型ウェル層、
３・・・酸化シリコン（Ｓ　ｉｏ、）からなるフィール
ド絶縁膜、４・・・本発明のＰ型不純物層、５・・・本
発明のＮ型不純物層、６・・・Ｎ″“型ソース層、７・
・・Ｎ＋型ドレイン層、８・・・Ｐ　型トレイン層、９
・・・Ｐ＋型ソース層、１０．１１・・・酸化シリコン
（ＳｉＣ）＋）からなるケート絶縁膜、１２・・・多結
晶シリコンからなるゲート電極、１３・・・ゲート電極
を保役する酸化シリコン膜、１４・・・リンシリケート
　ガラス（Ｉ）　Ｓ　Ｇ）　＆Ｊ−らなるファイナルパ
ッシベーション膜、１５・・・酸化シリコン膜、１６・
・・リンシリケートガラス（ＰＳＧ）Ｍからなる第１バ
ンシベーンヨンｌ［，１７，１８，１９・・・アルミニ
ウム（Ａｔ）配線層、２０・・・酸化シリコン（Ｓｉ０
２）ＩＩＫ、２１・・・窒化シリコｙ　（８ｉ　ｓ　Ｎ
４）膜、２２−ＧｊＦＪｋｉ’ｆｌＱ、２３゜２４・・
・リン（Ｐ）、及びヒ素（Ａｓ）打ち込み層、２５・・
・酸化シリコン（Ｓｉｎ、）層、２６・・・酸化シリコ
ン膜、２７・・・ボロン■打ち込み層、Ｑ、、Ｑ、・・
・Ｍ　ＩＳ　Ｆ　Ｅ　Ｔ、　Ｌ＋　、Ｌｔ・・・活性領
域、Ｈ，、Ｈ！、Ｈ，、Ｈ。・・・コンタクトホール、Ｃ，、Ｃ，・・・チャンネル
領域。第　１　図第　２　図第　３　図／第　４　図

Claims

【特許請求の範囲】１、第１導電型からなる第１領域と、第１導電型第１領
域内に形成された第２導電型からなる第２領域であるソ
ース・ドレイン層と、ソース・ドレイン層の周囲および
ソース・ドレイン層の間のチャンネル領域に形成された
第１導を壓の第１領域の不純物濃度よりも高く、チャネ
ル領域においてパンチスルーが生じない程度に制御され
た不純物濃度を有し、ソース・ドレイン層底部に生じた
空乏層が、第１領域に達するように存在領域が規定され
た第３領域とを有することを特徴とする半導体装置。２、前記第１領域が基板あるいはウェル層をもってなし
、前記第３領域が、基板上に存在する活性領域、または
ウェル層内に存在する活性領域の少なくとも一方に存在
する相補型ＭＯ８半導体装置であることを特徴とする特
許請求の範囲第１項記載の半導体装置。