JPH02170715A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路で実現された論理回路に関し、
特に立ち上がり検出回路に関する。

〔従来の技術〕

従来の半導体集積回路における出力回路を示す回路図を
第２図に示す、第２図に示すように、従来の回路はデー
タ入力端子１を第一のＤ型フリップフロップ２３のデー
タ入力端子Ａに接続し、第一のＤ型フリップフロップ２
３の非反転出力端子Ｃを第二のＤ型フリップフロップ２
４のデータ入力端子Ａに接続し、第一のＤ型フリップフ
ロップ２３の反転出力端子りをＮＯＲ回路２５の第一の
入力端子Ｅに接続し、第二のＤ型フリップフロップ２４
の非反転出力端子ＣをＮＯＲ回路２５の第二の入力端子
Ｆに接続し、　ＮＯＲ回路２５の出力端子Ｇをデータ出
力端子２６に接続し、クロック信号入力端子２を第一の
Ｄ型フリップフロップ２３のクロック信号入力端子Ｂと
第二のＤ型フリップフロップ２４のクロック信号入力端
子Ｂに接続して構成されていた。

上記従来の回路の信号波形の一例を第３図に示す、第３
図に示すように上記の回路は、時刻ｔｌでデータ入力端
子１が論理値で″０′から１１′に変化しそのまま１１
′を保持すると、次にクロック信号入力端子２が＋１０
′から１１′に変化する時刻ｔ２に第一のＤ型フリップ
フロップ２３の非反転出力端子Ｃが論理値で″０１から
′１′に変化し反転出力端子りが１１″から′″０″に
変化し、その次にクロック信号入力端子２が″０“から
′″１′に変化する時刻ｔ４で第二のＤ型フリップフロ
ップ２４の非反転出力端子Ｃは論理値で′″０′から１
１′に変化するためデータ出力端子２６は時刻ｔ２に論
理値で′″０＃がら′″１′に変化し時刻ｔ４に論理値
で１＃から１１０′に変化する。このように上記の回路
はデータ入力端子１の論理値で１０′から１１′への変
化を検出しクロック信号入力端子２の１０″′から“１
”への変化に同期した１クロック分のパルスを発生でき
るようになっていた。

〔発明が解決しようとする課題〕

上述した従来の出力回路は、Ｄ型フリップフロップを２
個、ＮＯＲ回路を１個用いているため、トランジスタ数
が多くチップ面積が大きくなるという欠点がある。

本発明の目的は前記課題を解決した論理回路を提供する
ことにある。

〔課題を解決するための手段〕

前記目的を達成するため、本発明は半導体集積回路にお
いて、第一端子が論理値で１１′のときは第二端子と第
三端子の間が導通状態となり第一端子が論理値で１０１
のときは第二端子と第三端子の間が高抵抗状態となるト
ランスファーゲートとＤ型フリップフロップとインバー
タ回路とＮＡＮＤ回路を用いて、データ入力端子をＤ型
フリップフロップのデータ入力端子に接続し、該り型フ
リップフロップの非反転出力端子をＮＡＮＤ回路の第一
の入力端子と第一のトランスファーゲートの第二端子に
接続し、該第一のトランスファーゲートの第三端子を第
一のインバータ回路の入力端子と第二のトランスファー
ゲートの第二端子に接続し、該第一のインバータ回路の
出力端子を第三のトランスファーゲートの第二端子と第
二のインバータ回路の入力端子に接続し、該第二のイン
バータ回路の出力端子を該第二のトランスファーゲート
の第三端子に接続し、該第三のトランスファーゲートの
第三端子を前記ＮＡＮＤ回路の第二の入力端子と第四の
トランスファーゲートの第二端子に接続し、該ＮＡＮＤ
回路の出力端子を第三のインバータ回路の入力端子に接
続し、該第三のインバータ回路の出力端子を該第四のト
ランスファーゲー１への第三端子とデータ出力端子に接
続し、クロック信号入力端子を前記り型フリップフロッ
プのクロック信号入力端子と第四のインバータ回路の入
力端子と該第二のトランスファーゲートの第一端子と該
第三のトランスファーゲートの第一端子に接続し、該第
四のインバータ回路の出力端子を該第一のトランスファ
ーゲートの第一端子と該第四のトランスファーゲートの
第一端子に接続して構成したものである。

〔実施例〕

以下、本発明の一実施例を図により説明する。

第１図は本発明の一実施例を示す回路図である。

本発明の論理回路は、第一端子が論理値で″１“のとき
には第二端子と第三端子の間が導通状態となり、第一端
子が論理値で′″０＃のときには第二端子と第三端子の
間が高抵抗状態となるような４個のトランスファーゲー
トと３個のインバータ回路と１個のＮＡＮＤ回路と１個
のＤ型フリップフロップを有している。すなわち、本発
明は半導体集積回路において、第一端子が論理値で１１
１のときは第二端子と第三端子の間が導通状態となり第
一端子が論理値で１０′のときは第二端子と第三端子の
間が高抵抗状態となるトランスファーゲートとＤ型フリ
ップフロップとインバータ回路とＮＡＮＤ回路を用いて
、データ入力端子１をＤ型フリップフロップ３のデータ
入力端子Ａに接続し、Ｄ型フリップフロップ３の非反転
出力端子ＣをＮＡＮＤ回路９の第一の入力端子Ｊと第一
のトランスファーゲート４の第二端子Ｅに接続し、第一
のトランスファーゲート４の第三端子Ｆを第一のインバ
ータ回路５の入力端子Ｇと第二のトランスファーゲート
６の第二端子Ｅに接続し第一のインバータ回路５の出力
端子Ｈを第三のトランスファーゲート８の第二端子Ｅと
第二のインバータ回路７の入力端子Ｇに接続し、第二の
インバータ回路７の出力端子Ｈを第二のトランスファー
ゲート６の第三端子Ｆに接続し、第三のトランスファー
ゲート８の第三端子ＦをＮＡＮＤ回路９の第二の入力端
子にと第四のトランスファーゲート１０の第二端子Ｅに
接続し、　ＮＡＮＤ回路９の出力端子りを第三のインバ
ータ回路１１の入力端子Ｇに接続し、第三のインバータ
回路ｔｉの出力端子Ｈを第四のトランスファーゲート１
０の第三端子Ｆとデータ出力端子１３に接続し、クロッ
ク信号入力端子２をＤ型フリップフロップ３のクロック
信号入力端子Ｂと第四のインバータ回路１２の入力端子
Ｇと第二のトランスファーゲート６の第一端子りと第三
のトランスファーゲート８の第一端子りに接続し、第四
のインバータ回路１２の出力端子Ｈを第一のトランスフ
ァーゲート４の第一端子Ｆと第四のトランスファーゲー
ト１０の第一端子りに接続して構成している。

第３図に上記回路の信号波形を示す、第３図に示すよう
に時刻ｔｌにデータ入力端子１が論理値で％　Ｏａから
′１＃に変化すると９次にクロック信号入力端子２が論
理値で１０′から′１′に変化する時刻ｔ２にＤ型フリ
ップフロップ３の非反転出力端子Ｃは論理値で１０＃か
ら１１′に変化し１時刻ｔ２から次にクロック信号入力
端子２が論理値で“１”から１０′に変化する時刻ｔ３
までの間は第一のトランスファーゲート４と第四のトラ
ンスファーゲートＩＯは高抵抗状態で第二のトランスフ
ァーゲート６と第三のトランスファーゲート８は導通状
態となるため、インバータ回路５とインバータ回路７に
よって時刻ｔ２の直前のＤ型フリップフロップ３の出力
端子Ｃの出力値を保持し、　ＮＡＮＤ回Ｍ９の第二の入
力端子には論理値で１１′となり、　ＮＡＮＤ回路９の
出力端子りは論理値で１０′となるため、データ出力端
子１３は論理値で“１”どなる。一方、時刻ｔ３から次
にクロック信号が１０′から“１”に変化する時刻ｔ４
までの間は第一のトランスファーゲート４と第四のトラ
ンスファーゲート１０は導通状態で第二のトランスファ
ーゲート６と第三のトランスファー／７’−ト８は高抵
抗状態となるため、　ＮＡＮＤ回路９とインバータ回路
１１によって時刻ｔ３の直前のＮＡＮＤ回路９の出力端
子りの出力値を保持し、データ出力端子１３は論理値で
′″１′のままとなる。さらに時刻ｔ４以降はクロック
信号入力端子２が論理値で１１′の間は、第一のトラン
スファーゲート４と第四のトランスファーゲートｌＯは
高抵抗状態で第二のトランスファーゲート６と第三のト
ランスファーゲート８は導通状態となり、インバータ回
路５とインバータ回路７でＤ型フリップフロップ３の出
力値を保持しクロック信号入力端子２が論理値で１０′
の間は、第一のトランスファーゲート４と第四のトラン
スファーゲート１０は導通状態で第二のトランスファー
ゲート６と第三のトランスファーゲート８は高抵抗状態
となり、ＮＡＮＤ回路９の第一の入力端子Ｊは論理値で
１１′、ＮＡＮＤ回路９の第二の入力端子には論理値で
Ｏ′となるので、ＮＡＮＤ回路９の出力端子りは１１′
となり、データ出力端子１３は１０″′となる。このよ
うに上記の回路はデータ入力端子１の論理値で１０＃か
ら１１′への変化を検出し、クロック信号入力端子２の
１０′から１１′への変化に同期した１クロック分のパ
ルスを発生できるようになっている。

〔発明の効果〕

以上説明したように本発明は、半導体集精回路において
第一端子が論理値で′１＃のときは第二端子と第三端子
の間が導通状態となり第一端子が論理値で％　０７１の
ときは第二端子と第三端子の間が高抵抗状態となるトラ
ンスファーゲートとＤ型フリッププロップとインバータ
回路とＮＡＮＤ回路を用いて、データ入力端子をＤ型フ
リップフロップのデータ入力端子に接続し、Ｄ型フリッ
プフロップの非反転出力端子をＮＡＮＤ回路の第一の入
力端子と第一のトランスファーゲートの第二端子に接続
し、第一のトランスファーゲートの第三端子を第一のイ
ンバータ回路の入力端子と第二のトランスファーゲート
の第二端子に接続し、第一のインバータ回路の出力端子
を第三のトランスファーゲートの第二端子と第二のイン
バータ回路の入力端子に接続し、第二のインバータ回路
の出力端子を第二のトランスファーゲートの第三端子に
接続し、第三のトランスファーゲートの第三端子をＮＡ
ＮＤ回路の第二の入力端子と第四のトランスファーゲー
トの第二端子に接続し、ＮＡＮＤ回路の出力端子を第三
のインバータ回路の入力端子に接続し、第三のインバー
タ回路の出力端子を第四のトランスファーゲートの第三
端子とデータ出力端子に接続し、クロック信号入力端子
をＤ型スリップフロップのクロック信号入力端子と第四
のインバータ回路と第二のトランスファーゲートの第一
端子と第三のトランスファーゲートの第一端子に接続し
、第四のインバータ回路の出力端子を第一のトランスフ
ァーゲートの第一端子と第四のトランスファーゲートの
第一端子に接続して構成することによって、トランジス
タの数を減らすことができ、チップ面積を小さくできる
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は従来
の論理回路を示す回路図、第３図は本発明及び従来の論
理回路の信号波形を示す図である。 １・・・データ入力端子　　　　２・・・クロック信号
入力端子３・・・Ｄ型フリップフロップ ４・・・第一のトランスファーゲート　５・・・インバ
ータ回路６・・・第二のトランスファーゲート ７・・・第二のインバータ回路 ８・・・第三のトランスファーゲート　９・・・ＮＡＮ
Ｄ回路ＩＯ・・・第四のトランスファーゲート１１・・
・第三のインバータ回路　１２・・・第四のインバータ
回路Ｉ３・・・データ出力端子

Claims (1)

【特許請求の範囲】
1. （１）半導体集積回路において、第一端子が論理値で“
   １”のときは第二端子と第三端子の間が導通状態となり
   第一端子が論理値で“０”のときは第二端子と第三端子
   の間が高抵抗状態となるトランスファーゲートとＤ型フ
   リップフロップとインバータ回路とＮＡＮＤ回路を用い
   て、データ入力端子をＤ型フリップフロップのデータ入
   力端子に接続し、該Ｄ型フリップフロップの非反転出力
   端子をＮＡＮＤ回路の第一の入力端子と第一のトランス
   ファーゲートの第二端子に接続し、該第一のトランスフ
   ァーゲートの第三端子を第一のインバータ回路の入力端
   子と第二のトランスファーゲートの第二端子に接続し、
   該第一のインバータ回路の出力端子を第三のトランスフ
   ァーゲートの第二端子と第二のインバータ回路の入力端
   子に接続し、該第二のインバータ回路の出力端子を該第
   二のトランスファーゲートの第三端子に接続し、該第三
   のトランスファーゲートの第三端子を前記ＮＡＮＤ回路
   の第二の入力端子と第四のトランスファーゲートの第二
   端子に接続し、該ＮＡＮＤ回路の出力端子を第三のイン
   バータ回路の入力端子に接続し、該第三のインバータ回
   路の出力端子を該第四のトランスファーゲートの第三端
   子とデータ出力端子に接続し、クロック信号入力端子を
   前記Ｄ型フリップフロップのクロック信号入力端子と第
   四のインバータ回路の入力端子と該第二のトランスファ
   ーゲートの第一端子と該第三のトランスファーゲートの
   第一端子に接続し、該第四のインバータ回路の出力端子
   を該第一のトランスファーゲートの第一端子と該第四の
   トランスファーゲートの第一端子に接続して構成したこ
   とを特徴とする論理回路。