JPH0281241A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0281241A JPH0281241A JP63233903A JP23390388A JPH0281241A JP H0281241 A JPH0281241 A JP H0281241A JP 63233903 A JP63233903 A JP 63233903A JP 23390388 A JP23390388 A JP 23390388A JP H0281241 A JPH0281241 A JP H0281241A
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- JP
- Japan
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- cache
- data
- stack
- memory
- address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータを効率的にキャッシングすることにより
高速実行を可能とするデータ処理装置に関するものであ
る。
高速実行を可能とするデータ処理装置に関するものであ
る。
従来の技術
従来から、命令を高速に実行するために、メモリ上の命
令やデータの一部の複製を高速デバイスで構成されたキ
ャッシュ装置上に置き、実効的なメモリスクセスを高速
にすることが行われてきた。
令やデータの一部の複製を高速デバイスで構成されたキ
ャッシュ装置上に置き、実効的なメモリスクセスを高速
にすることが行われてきた。
例えばモトローラ社製マイクロプロセッサＭ０６８０３
０では、命令用とデータ用のキャッシュを内蔵している
（「ザ、デザイン、インプリメンティシＥ＋ ７ 、オ
ブ、ザ、ｘム、Ｖ−，６８０３０゜キャッシュ、メモリ
イズ」エイチ・スケールズ。
０では、命令用とデータ用のキャッシュを内蔵している
（「ザ、デザイン、インプリメンティシＥ＋ ７ 、オ
ブ、ザ、ｘム、Ｖ−，６８０３０゜キャッシュ、メモリ
イズ」エイチ・スケールズ。
ピー・ハロノド、アイ、トリプルイー、ピー、アール、
オー、シー、インターナショナル、コンフェレンス、オ
ン、コンピュータ、テサイン。
オー、シー、インターナショナル、コンフェレンス、オ
ン、コンピュータ、テサイン。
１９８７．５７８〜６８１ページ、 ”Ｔ）（ＥＤＥＳ
ＩＧＮ ＩＭＰＬＩＭＥＮＴＡＴＩＯＮ ＯＦ
ＴＨＥＭＣｅｓｏａｏ ＣＡＣＨＥ ＭＥＭＯＲＩ
ＥＳ”、Ｈ，５ＣＡＬＥＳ。
ＩＧＮ ＩＭＰＬＩＭＥＮＴＡＴＩＯＮ ＯＦ
ＴＨＥＭＣｅｓｏａｏ ＣＡＣＨＥ ＭＥＭＯＲＩ
ＥＳ”、Ｈ，５ＣＡＬＥＳ。
Ｐ、ＨＡＲＲＯＤ、ＩＥＥＥＰｒｏｃ、Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＣｏｎｆ、ｏｎ Ｃｏｍｐｕｔｅｒ Ｄｅ
ｓｉｇｎ、１９８７ ｐｐ、５７Ｂ−ｓａｌ）。ＭＣ
８８０３０の内蔵データキャッシュは論理アドレスをタ
グ情報とするキャッシュで、ライト・ヒツト時にはキャ
ッシュの更新とともにメモリへの書込みも行うライトス
ル一方式をとり、ライト・ミスヒット時にはメモリへの
書込みだけでエントリの生成を行わない方式と、メモリ
への書込みとエン） ＩＪの生成とを行う方式を選択で
きるようになっている。このライト・ミスヒット時の方
式の選択は、キャッシュ制御レジスタのフラグを制御す
ることによって行っている。このため、データキャッシ
ュのライト・ミスヒット時の方式は、データに対して固
定的になる。
ｔｉｏｎａｌＣｏｎｆ、ｏｎ Ｃｏｍｐｕｔｅｒ Ｄｅ
ｓｉｇｎ、１９８７ ｐｐ、５７Ｂ−ｓａｌ）。ＭＣ
８８０３０の内蔵データキャッシュは論理アドレスをタ
グ情報とするキャッシュで、ライト・ヒツト時にはキャ
ッシュの更新とともにメモリへの書込みも行うライトス
ル一方式をとり、ライト・ミスヒット時にはメモリへの
書込みだけでエントリの生成を行わない方式と、メモリ
への書込みとエン） ＩＪの生成とを行う方式を選択で
きるようになっている。このライト・ミスヒット時の方
式の選択は、キャッシュ制御レジスタのフラグを制御す
ることによって行っている。このため、データキャッシ
ュのライト・ミスヒット時の方式は、データに対して固
定的になる。
発明が解決しようとする課題
しかしながら、従来の技術では対象とするデータを統一
的に扱うため、データの特性によっては性能がでないと
いう問題点を有していた。例えば、プログラムのデータ
はスタックとスタック以外のデータでは異なる特性を持
つ。即ち、スタックに対してはまずデータの書込みが行
われ、読出しは以前に書込まれたデータに対して行われ
るが、スタック以外のデータは一度読出されたデータが
何度も読まれる傾向がある。このような特性の違うデー
タを同一の機構で取り扱うために高いヒツト率を得るこ
とができなかった。
的に扱うため、データの特性によっては性能がでないと
いう問題点を有していた。例えば、プログラムのデータ
はスタックとスタック以外のデータでは異なる特性を持
つ。即ち、スタックに対してはまずデータの書込みが行
われ、読出しは以前に書込まれたデータに対して行われ
るが、スタック以外のデータは一度読出されたデータが
何度も読まれる傾向がある。このような特性の違うデー
タを同一の機構で取り扱うために高いヒツト率を得るこ
とができなかった。
本発明はかかる点に鑑み、特性の違うデータを扱っても
高いヒツト率を得られるデータ処理装置を提供すること
を目的とする。
高いヒツト率を得られるデータ処理装置を提供すること
を目的とする。
課題を解決するための手段
本発明はライト・ミスヒット時にメモリへの書込みだけ
でエン） ＩＪの生成を行わない方式をとる第１のキャ
ッシュと、ライト・ミスヒット時にメモリへの書込みと
エントリの生成とを行う方式をとる第２のキャッシュと
、アドレス空間またはアドレッシングモードを識別し、
識別結果によって前記第１のキャッシュまたは前記第２
のキャッシュを選択する手段とを備えたデータ処理装置
である。
でエン） ＩＪの生成を行わない方式をとる第１のキャ
ッシュと、ライト・ミスヒット時にメモリへの書込みと
エントリの生成とを行う方式をとる第２のキャッシュと
、アドレス空間またはアドレッシングモードを識別し、
識別結果によって前記第１のキャッシュまたは前記第２
のキャッシュを選択する手段とを備えたデータ処理装置
である。
作 用
本発明は前記した手段により、データ領域をアドレス空
間またはアドレッシングモードによって識別してキャッ
シュを選択することにより、以前書込んだデータを読出
す傾向の高いデータ領域に対してはライト・ミスヒット
の起こった時点でキャッシュ・エントリを生成して、後
続する読出しに備えることができ、−度読まれたデータ
が何度も読まれる傾向の高いデータ領域に対してはライ
ト・ミスヒット時に工゛ントリのリプレースを行わない
ことにより、読んだデータをそのまま残しておくことが
でき、全体的なヒツト率を向上することが可能となる。
間またはアドレッシングモードによって識別してキャッ
シュを選択することにより、以前書込んだデータを読出
す傾向の高いデータ領域に対してはライト・ミスヒット
の起こった時点でキャッシュ・エントリを生成して、後
続する読出しに備えることができ、−度読まれたデータ
が何度も読まれる傾向の高いデータ領域に対してはライ
ト・ミスヒット時に工゛ントリのリプレースを行わない
ことにより、読んだデータをそのまま残しておくことが
でき、全体的なヒツト率を向上することが可能となる。
実施例
本発明はキャッシュを分離して異なる特性を持つデータ
に対処することにより、ヒント率向上を図ることを目的
とする。さらに、キャッシュをスタック領域とスタック
以外のデータ領域に分離し、スタック領域用のキャッシ
ュを論理アドレスをタグ情報とするキャッシュ、スタッ
ク以外のデータ領域用のキャッシュを物理アドレスをタ
グ情報とするキャッシュとすることによりヒント率向上
を図るとともにメモリとの整合性維持のためのハードウ
ェアを簡単化することを目的とする。
に対処することにより、ヒント率向上を図ることを目的
とする。さらに、キャッシュをスタック領域とスタック
以外のデータ領域に分離し、スタック領域用のキャッシ
ュを論理アドレスをタグ情報とするキャッシュ、スタッ
ク以外のデータ領域用のキャッシュを物理アドレスをタ
グ情報とするキャッシュとすることによりヒント率向上
を図るとともにメモリとの整合性維持のためのハードウ
ェアを簡単化することを目的とする。
図は本発明のデータ処理装置の構成図である。
図において１はライト・ミスヒット時にメモリへの書込
みだけでエンｌ−ＩＪの生成を行わない方式をとり、物
理アドレスをタグ情報とする第１のキャッシュ、２はラ
イト・ミスヒット時にメモリへの書込みとエントリの生
成とを行う方式をとり、論理アドレスをタグ情報とする
第２のキャッシュである。第１のキャッシュ１．第２の
キャッシュ２ともライト・ヒツト時にはライトヌル一方
式をとる。３はアドレス空間によってスタックへのアク
セスとスタック以外へのアクセスとを識別しスタック以
外へのアクセスであれば第１のキャッシュ１を選択し、
スタックへのアクセスであれば第２のキャッシュ２を選
択するアドレス識別部、４はデータ・リード時に第１の
キャッシュ１および第２のキャッシュ２からのデータを
選択するセレクタ、５は外部アクセスの制御を行うパス
制御部、６は他マスクからのメモリへのアクセスを監視
するバスモニタ、７および８は論理アドレスから物理ア
ドレスへの変換を行うアドレス変換部である。
みだけでエンｌ−ＩＪの生成を行わない方式をとり、物
理アドレスをタグ情報とする第１のキャッシュ、２はラ
イト・ミスヒット時にメモリへの書込みとエントリの生
成とを行う方式をとり、論理アドレスをタグ情報とする
第２のキャッシュである。第１のキャッシュ１．第２の
キャッシュ２ともライト・ヒツト時にはライトヌル一方
式をとる。３はアドレス空間によってスタックへのアク
セスとスタック以外へのアクセスとを識別しスタック以
外へのアクセスであれば第１のキャッシュ１を選択し、
スタックへのアクセスであれば第２のキャッシュ２を選
択するアドレス識別部、４はデータ・リード時に第１の
キャッシュ１および第２のキャッシュ２からのデータを
選択するセレクタ、５は外部アクセスの制御を行うパス
制御部、６は他マスクからのメモリへのアクセスを監視
するバスモニタ、７および８は論理アドレスから物理ア
ドレスへの変換を行うアドレス変換部である。
以上のように構成された本実施例のデータ処理装置につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
アドレス識別部３には、あらかじめスタック領域のアド
レス範囲３１とスタック以外のデータ領域のアドレス範
囲３２が設定されている。論理アドレスとリード／ライ
ト制御信号が入力されると、アドレス識別部３は当該論
理アドレスがスタック領域とスタック以外のデータ領域
のどちらに属しているかを識別して、スタック領域に属
していれば第２のキャッシュ２を選択し、スタック以外
のデータ領域に属していれば、第１のキャッシュ１を選
択し、リード／ライト情報を含む制御信号１００で制御
する。
レス範囲３１とスタック以外のデータ領域のアドレス範
囲３２が設定されている。論理アドレスとリード／ライ
ト制御信号が入力されると、アドレス識別部３は当該論
理アドレスがスタック領域とスタック以外のデータ領域
のどちらに属しているかを識別して、スタック領域に属
していれば第２のキャッシュ２を選択し、スタック以外
のデータ領域に属していれば、第１のキャッシュ１を選
択し、リード／ライト情報を含む制御信号１００で制御
する。
第１のキャッシュ１が選択された場合次のように動作す
る。
る。
アドレス変換部７で変換された物理アドレスと第１のキ
ャッシュ１のタグ部とを比−咬し、ヒツト・ミスヒツト
の判定を行う。リード時にヒツトした場合にはセレクタ
４によって第１のキ＋ツシュ１からデータが読出される
。リード時にミスヒツトした場合には、第１のキャッシ
ュ１からパス制御部６に対してメモリ９の読出し要求が
出され、データがメモリ９から読出されるとともに第１
のキャッシュ１のエントリがリプレースされる。ライト
時にヒツトした場合には第１のキャッシュ１のエントリ
のデータが更新されるとともに、パス制御部５に対して
メモリ９への書込み要求がされる。ライト時にミスヒツ
トした場合には、第１のキャッシュ１のエントリはリプ
レースされずに、バス制御部６に対するメモリ９への書
込み要求だけがされる。従って、この場合には第１のキ
ャッシュ１にはもとのデータが保持される。
ャッシュ１のタグ部とを比−咬し、ヒツト・ミスヒツト
の判定を行う。リード時にヒツトした場合にはセレクタ
４によって第１のキ＋ツシュ１からデータが読出される
。リード時にミスヒツトした場合には、第１のキャッシ
ュ１からパス制御部６に対してメモリ９の読出し要求が
出され、データがメモリ９から読出されるとともに第１
のキャッシュ１のエントリがリプレースされる。ライト
時にヒツトした場合には第１のキャッシュ１のエントリ
のデータが更新されるとともに、パス制御部５に対して
メモリ９への書込み要求がされる。ライト時にミスヒツ
トした場合には、第１のキャッシュ１のエントリはリプ
レースされずに、バス制御部６に対するメモリ９への書
込み要求だけがされる。従って、この場合には第１のキ
ャッシュ１にはもとのデータが保持される。
第２のキャッシュ２が選択された場合は次のように動作
する。
する。
アドレス識別部３から送出された論理アドレスと第２の
キャッシュ２のタグ部とが比較され、ヒツト・ミスヒツ
トの判定がされる。リード時にミスヒツトした場合には
、第２のキャッシュ２からパス制御部６にメモリ９の読
出し要求が出され、データはメモリ９から読出されると
ともに、第２のキャッシュ２のミスヒツトしたエントリ
がリプレースされる。ライト時にヒツトした場合には第
２のキャッシュ２のエントリのデータが更新されるとと
もに、パス制御部５に対してアドレス変換部８で変換し
た物理アドレスとデータが送られてメモリ９への書込み
要求がされる。ライト時にミスヒツトした場合には、第
２のキャッシュ２からパス制御部５にアドレス変換部８
で変換した物理アドレスとデータが送られてメモリ９へ
の書込み要求が出され、データはメモリ９に書き込まれ
るとともに第２のキャッシュ２のミスヒツトシタエント
リもリプレースされる。
キャッシュ２のタグ部とが比較され、ヒツト・ミスヒツ
トの判定がされる。リード時にミスヒツトした場合には
、第２のキャッシュ２からパス制御部６にメモリ９の読
出し要求が出され、データはメモリ９から読出されると
ともに、第２のキャッシュ２のミスヒツトしたエントリ
がリプレースされる。ライト時にヒツトした場合には第
２のキャッシュ２のエントリのデータが更新されるとと
もに、パス制御部５に対してアドレス変換部８で変換し
た物理アドレスとデータが送られてメモリ９への書込み
要求がされる。ライト時にミスヒツトした場合には、第
２のキャッシュ２からパス制御部５にアドレス変換部８
で変換した物理アドレスとデータが送られてメモリ９へ
の書込み要求が出され、データはメモリ９に書き込まれ
るとともに第２のキャッシュ２のミスヒツトシタエント
リもリプレースされる。
バスモニタ６は、パス制御部６を通して外部バスを監視
しており、他マヌタからメモリ９に書込みが行われる時
には第１のキャッシュ１内に登録されているエントリと
同一のアドレスかどうかを監視している。他マスクから
同一のアドレスに書込まれる場合には、第１のキャッシ
ュ１内のエントりを無効化し、メモリ９との整合性を維
持する。
しており、他マヌタからメモリ９に書込みが行われる時
には第１のキャッシュ１内に登録されているエントリと
同一のアドレスかどうかを監視している。他マスクから
同一のアドレスに書込まれる場合には、第１のキャッシ
ュ１内のエントりを無効化し、メモリ９との整合性を維
持する。
以上のように本実施例によれは、キャッシュをライト・
ミスヒット時にメモリ９への書込みだけでエンｌ−ＩＪ
の生成を行わない方式をとる第１のキャッシュ１と、ラ
イト・ミスヒット時にメモリ９への書込みとエン） Ｉ
Ｊの生成とを行う方式をとる第２のキャッシュ２とに分
離することによりキャッシュ全体のヒツト率の向上が可
能となる。さらに、第１のキャッシュ１を物理アドレス
をタグ情報とするキャッシュ、第２のキャッシュ２を論
理アドレスをタグ情報とするキャッシュにし、アドレス
識別部３によってスタック領域とスタック以外のデータ
領域を識別してスタック以外のデータへのアクセスであ
れば第１のキャッシュ１を選択し、スタックへのアクセ
スであれば第２のキャッシュ２を選択することにより、
スタックとスタッり以外のデータの特性を活かしてヒツ
ト率を向トすることができる。また、メモリ９との整合
性を維持する必要のあるスタック以外のデータにだけ物
理キャッシュを使用することにより、整合性維持のため
のハードウェアの簡単化が可能となる。
ミスヒット時にメモリ９への書込みだけでエンｌ−ＩＪ
の生成を行わない方式をとる第１のキャッシュ１と、ラ
イト・ミスヒット時にメモリ９への書込みとエン） Ｉ
Ｊの生成とを行う方式をとる第２のキャッシュ２とに分
離することによりキャッシュ全体のヒツト率の向上が可
能となる。さらに、第１のキャッシュ１を物理アドレス
をタグ情報とするキャッシュ、第２のキャッシュ２を論
理アドレスをタグ情報とするキャッシュにし、アドレス
識別部３によってスタック領域とスタック以外のデータ
領域を識別してスタック以外のデータへのアクセスであ
れば第１のキャッシュ１を選択し、スタックへのアクセ
スであれば第２のキャッシュ２を選択することにより、
スタックとスタッり以外のデータの特性を活かしてヒツ
ト率を向トすることができる。また、メモリ９との整合
性を維持する必要のあるスタック以外のデータにだけ物
理キャッシュを使用することにより、整合性維持のため
のハードウェアの簡単化が可能となる。
発明の詳細
な説明したように、本発明によれば、データ領域をアド
レス空間またはアドレッシングモードによって識別して
キャッシュを選択することにより、以前潜込んだデータ
を読出す傾向の高いデータ領域に対してはライト・ミス
ヒットの起こった時点でキャッシュ・エン） ＩＪを生
成して、後続する読出しに備えることができ、−度読ま
れたデータが何度も読まれる傾向の高いデータ領域に対
してはライト・ミスヒット時にエントリのリプレースを
行わないことにより、読んだデータをそのまま残してお
くことができ、全体的なヒツト率を上げることができそ
の実用的効果は大きい。
レス空間またはアドレッシングモードによって識別して
キャッシュを選択することにより、以前潜込んだデータ
を読出す傾向の高いデータ領域に対してはライト・ミス
ヒットの起こった時点でキャッシュ・エン） ＩＪを生
成して、後続する読出しに備えることができ、−度読ま
れたデータが何度も読まれる傾向の高いデータ領域に対
してはライト・ミスヒット時にエントリのリプレースを
行わないことにより、読んだデータをそのまま残してお
くことができ、全体的なヒツト率を上げることができそ
の実用的効果は大きい。
【図面の簡単な説明】
図は本発明の一実施例の構成を示す構成図である。
１・・・・・・第１のキャッシュ、２・・・・・・第２
のキャッシュ、３・・・・・・アドレス識別部、４・・
・・・・セレクタ、６・・・・・・バス制ａｍ、ｅ・・
・・・・バスモニタ、７，８・・・・・・アドレス変換
部、９・・・・・・メモリ、３１・・・・・・スタック
領域のアドレス範囲、３２・・・・・・スタック以外の
データ領域のアドレス範囲、１ｏＯ・・・・・・制御信
号。
のキャッシュ、３・・・・・・アドレス識別部、４・・
・・・・セレクタ、６・・・・・・バス制ａｍ、ｅ・・
・・・・バスモニタ、７，８・・・・・・アドレス変換
部、９・・・・・・メモリ、３１・・・・・・スタック
領域のアドレス範囲、３２・・・・・・スタック以外の
データ領域のアドレス範囲、１ｏＯ・・・・・・制御信
号。
Claims (2)
- （１）ライト・ミスヒット時にメモリへの書込みだけで
エントリの生成を行わない方式をとる第１のキャッシュ
と、ライト・ミスヒット時にメモリへの書込みとエント
リの生成とを行う方式をとる第２のキャッシュと、アド
レス空間またはアドレッシングモードを識別し、識別結
果によって前記第１のキャッシュまたは前記第２のキャ
ッシュを選択する手段とを備えたことを特徴とするデー
タ処理装置。 - （２）物理アドレスをタグ情報とする第１のキャッシュ
と、論理アドレスをタグ情報とする第２のキャッシュと
、アドレス空間またはアドレッシングモードによってス
タックへのアクセスとスタック以外へのアクセスとを識
別し、スタック以外へのアクセスであれば前記第１のキ
ャッシュを選択し、スタックアクセスであれば前記第２
のキャッシュを選択する手段とを備えたことを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233903A JPH0711790B2 (ja) | 1988-09-19 | 1988-09-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63233903A JPH0711790B2 (ja) | 1988-09-19 | 1988-09-19 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281241A true JPH0281241A (ja) | 1990-03-22 |
| JPH0711790B2 JPH0711790B2 (ja) | 1995-02-08 |
Family
ID=16962389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63233903A Expired - Fee Related JPH0711790B2 (ja) | 1988-09-19 | 1988-09-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0711790B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997035257A1 (en) * | 1996-03-18 | 1997-09-25 | Advanced Micro Devices, Inc. | A data cache configured to store stack data in a stack data storage |
| WO2006109421A1 (ja) * | 2005-04-08 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | キャッシュメモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158061A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | バツフアメモリの制御方式 |
| JPS63201850A (ja) * | 1987-02-18 | 1988-08-19 | Matsushita Electric Ind Co Ltd | オンチツプキヤツシユメモリ |
-
1988
- 1988-09-19 JP JP63233903A patent/JPH0711790B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158061A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | バツフアメモリの制御方式 |
| JPS63201850A (ja) * | 1987-02-18 | 1988-08-19 | Matsushita Electric Ind Co Ltd | オンチツプキヤツシユメモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997035257A1 (en) * | 1996-03-18 | 1997-09-25 | Advanced Micro Devices, Inc. | A data cache configured to store stack data in a stack data storage |
| US5930820A (en) * | 1996-03-18 | 1999-07-27 | Advanced Micro Devices, Inc. | Data cache and method using a stack memory for storing stack data separate from cache line storage |
| WO2006109421A1 (ja) * | 2005-04-08 | 2006-10-19 | Matsushita Electric Industrial Co., Ltd. | キャッシュメモリ |
| US7970998B2 (en) | 2005-04-08 | 2011-06-28 | Panasonic Corporation | Parallel caches operating in exclusive address ranges |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0711790B2 (ja) | 1995-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |