JPH0281439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0281439A JPH0281439A JP23321888A JP23321888A JPH0281439A JP H0281439 A JPH0281439 A JP H0281439A JP 23321888 A JP23321888 A JP 23321888A JP 23321888 A JP23321888 A JP 23321888A JP H0281439 A JPH0281439 A JP H0281439A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- polycrystalline silicon
- insulating film
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にＬｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ （以下ＬＤＤと称
す）構造の絶縁ゲート（ＭＯＳ）電界効果半導体装置の
製造方法に関するものである。
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ （以下ＬＤＤと称
す）構造の絶縁ゲート（ＭＯＳ）電界効果半導体装置の
製造方法に関するものである。
第２図（ａｌ〜（ｆｌは従来の半導体装置の製造工程を
示す断面図である。図において、１はｐ型シリコン基板
、２はフィールド酸化膜、３はゲート電極、４はゲート
絶縁膜、５は絶縁膜、６．６ａは多結晶シリコンフィル
ム、７．７ａは熱酸化膜、８ａはｎ−型ソース領域、８
ｂはｎ°型ソース領域、９ａはｎ−型ドレイン領域、９
ｂはｎ゛型トドレイン領域１０はＣＶＤ酸化膜、１１ａ
、１１ｂはコンタクトホール、１２はアルミ配線層であ
る。
示す断面図である。図において、１はｐ型シリコン基板
、２はフィールド酸化膜、３はゲート電極、４はゲート
絶縁膜、５は絶縁膜、６．６ａは多結晶シリコンフィル
ム、７．７ａは熱酸化膜、８ａはｎ−型ソース領域、８
ｂはｎ°型ソース領域、９ａはｎ−型ドレイン領域、９
ｂはｎ゛型トドレイン領域１０はＣＶＤ酸化膜、１１ａ
、１１ｂはコンタクトホール、１２はアルミ配線層であ
る。
次に製造方法について説明する。
ｐ型シリコン基板１の主面上に選択的にフィールド酸化
膜２を形成した後、フィールド酸化膜２に囲まれた領域
にゲート絶縁膜となるべき酸化膜を堆積し、その上にゲ
ート電極となるべき多結晶シリコンを堆積し、パターン
ニングによりゲート電極３を形成する。次にゲート電極
３をマスクとして余分な酸化膜を除去し、ゲート絶縁膜
４を形成する。そしてゲート電極３とゲート絶縁膜４を
マスクにして比較的低濃度（１０１６〜１０ ”ｃｍ−
’）の砒素またはリンをイオン注入する（第２図（ａ）
）。
膜２を形成した後、フィールド酸化膜２に囲まれた領域
にゲート絶縁膜となるべき酸化膜を堆積し、その上にゲ
ート電極となるべき多結晶シリコンを堆積し、パターン
ニングによりゲート電極３を形成する。次にゲート電極
３をマスクとして余分な酸化膜を除去し、ゲート絶縁膜
４を形成する。そしてゲート電極３とゲート絶縁膜４を
マスクにして比較的低濃度（１０１６〜１０ ”ｃｍ−
’）の砒素またはリンをイオン注入する（第２図（ａ）
）。
次に厚さ４００人の絶縁膜５をゲート電極３と基板１の
表面に形成し、その上に基板全体を覆うように多結晶シ
リコンフィルム６を０．５μｍの厚さで形成する。この
多結晶シリコンフィルム６の厚みはソース・ドレインｎ
−６１域８ａ、９ａの幅を決定する重要な因子である。
表面に形成し、その上に基板全体を覆うように多結晶シ
リコンフィルム６を０．５μｍの厚さで形成する。この
多結晶シリコンフィルム６の厚みはソース・ドレインｎ
−６１域８ａ、９ａの幅を決定する重要な因子である。
多結晶シリコンフィルム６はゲート電極３の形に対して
良いステップカバレッジを持つので事実上垂直な壁が得
られる０次に熱酸化膜７を多結晶シリコンフィルム６の
上に５００人の厚みで形成する。この酸化膜７もまた、
ソース・ドレインｎ−１ｆ、５域８ａ、９ａの幅を決定
する重要な因子である（第２図（ｂ））。
良いステップカバレッジを持つので事実上垂直な壁が得
られる０次に熱酸化膜７を多結晶シリコンフィルム６の
上に５００人の厚みで形成する。この酸化膜７もまた、
ソース・ドレインｎ−１ｆ、５域８ａ、９ａの幅を決定
する重要な因子である（第２図（ｂ））。
次に熱酸化膜７を、ゲート電極３の形に対応する多結晶
シリコンフィルム６の側壁上にのみ残るように、異方性
エツチングにより除去する（第２図（Ｃ））。
シリコンフィルム６の側壁上にのみ残るように、異方性
エツチングにより除去する（第２図（Ｃ））。
次に熱酸化膜の残部７ａをマスクにして多結晶シリコン
フィルム６を異方性エツチングし、ゲート電極３の側壁
上にのみ残るようにする。この時熱酸化１！Ｊ７ａは多
結晶シリコンフィルム６のサイドエツチングを防ぐので
、多結晶シリコンフィルムの残部６ａの幅は実際には多
結晶シリコンフィルム６の膜厚とほぼ同じになる。ゲー
ト電極３と多結晶シリコンフィルム６ａをマスクとして
今度ハ比較的高曙度（１０”〜１０ ”ａｍ−’）の砒
素あるいはリンをイオン注入する（第２図（ｄ））。
フィルム６を異方性エツチングし、ゲート電極３の側壁
上にのみ残るようにする。この時熱酸化１！Ｊ７ａは多
結晶シリコンフィルム６のサイドエツチングを防ぐので
、多結晶シリコンフィルムの残部６ａの幅は実際には多
結晶シリコンフィルム６の膜厚とほぼ同じになる。ゲー
ト電極３と多結晶シリコンフィルム６ａをマスクとして
今度ハ比較的高曙度（１０”〜１０ ”ａｍ−’）の砒
素あるいはリンをイオン注入する（第２図（ｄ））。
次に多結晶シリコンフィルム６ａをフロサン系ガス、ハ
ロゲン系ガス、あるいはアルカリ液（例ＫＯＨ）で等方
性エツチングにより除去する。この時熱酸化膜７ａもリ
フトオフされる。その後、２度のイオン注入によって生
じた層に熱処理を施して活性化させる。すなわちｎ−型
ソース領域８ａと、隣接するｎゝ型ソース領域８ｂ、ｎ
−型ドレイン領域９ａと、隣接するｎ゛型トドレイン領
域９ｂ形成する（第４図（ｅ））。
ロゲン系ガス、あるいはアルカリ液（例ＫＯＨ）で等方
性エツチングにより除去する。この時熱酸化膜７ａもリ
フトオフされる。その後、２度のイオン注入によって生
じた層に熱処理を施して活性化させる。すなわちｎ−型
ソース領域８ａと、隣接するｎゝ型ソース領域８ｂ、ｎ
−型ドレイン領域９ａと、隣接するｎ゛型トドレイン領
域９ｂ形成する（第４図（ｅ））。
最後にＣＶＤ酸化膜１０を基板全面に堆積し、コンタク
トホールＩｌａ、ｌｌｂを開孔し、全面にアルミを堆積
後、例えばフォトレジストを用いてアルミ配線層１２を
形成する。以上のようにしてＬＤＤ構造を持つＭＯ３半
導体装置が完成する（第２図（ｆ））。
トホールＩｌａ、ｌｌｂを開孔し、全面にアルミを堆積
後、例えばフォトレジストを用いてアルミ配線層１２を
形成する。以上のようにしてＬＤＤ構造を持つＭＯ３半
導体装置が完成する（第２図（ｆ））。
従来の半導体装置の製造方法では、ＬＤＤ構造を得るた
めのイオン注入用マスクとしてゲート側壁部に形成され
た多結晶シリコンフィルムを除去してしまうために、素
子完成時には、ゲート側壁部は絶縁膜のみで形成されて
いる。このためＭＯ３ＦＥＴ動作中にホットキャリアが
ドレイン側のゲート側壁の絶縁膜に注入され、これによ
り低濃度ｎ型（ｎ−型）領域が空乏化し、このｎ−型領
域の抵抗が上昇し、ＭＯＳＦＥＴのトランスコンダクタ
ンスが劣化するという問題点があった。
めのイオン注入用マスクとしてゲート側壁部に形成され
た多結晶シリコンフィルムを除去してしまうために、素
子完成時には、ゲート側壁部は絶縁膜のみで形成されて
いる。このためＭＯ３ＦＥＴ動作中にホットキャリアが
ドレイン側のゲート側壁の絶縁膜に注入され、これによ
り低濃度ｎ型（ｎ−型）領域が空乏化し、このｎ−型領
域の抵抗が上昇し、ＭＯＳＦＥＴのトランスコンダクタ
ンスが劣化するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ホントキャリアがゲート側壁部に注入されて
もトランスコンダクタンスの低下のないＭＯ３電界効果
半導体装置を得る製造方法を提供することを目的とする
。
たもので、ホントキャリアがゲート側壁部に注入されて
もトランスコンダクタンスの低下のないＭＯ３電界効果
半導体装置を得る製造方法を提供することを目的とする
。
この発明に係る半導体装置の製造方法では、ＬＤＤ構造
を得るためのイオン注入用マスクの一部であるゲート電
極側壁の部材に多結晶シリコンあるいは高融点金属また
はそのシリサイドを用い、さらにこれをゲート電極側壁
に残すようにしたものである。
を得るためのイオン注入用マスクの一部であるゲート電
極側壁の部材に多結晶シリコンあるいは高融点金属また
はそのシリサイドを用い、さらにこれをゲート電極側壁
に残すようにしたものである。
この発明においては、ゲート”を極側壁部に多結晶シリ
コンあるいは高融点金属またはそのシリサイドを残すよ
うにしたので、ＭＯＳＦＥＴの動作中にホントキャリア
の注入があってもドレイン電極から引き抜くことができ
、トランスコンダクタンスの低下を防ぐことができる。
コンあるいは高融点金属またはそのシリサイドを残すよ
うにしたので、ＭＯＳＦＥＴの動作中にホントキャリア
の注入があってもドレイン電極から引き抜くことができ
、トランスコンダクタンスの低下を防ぐことができる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）、 （ｂ）、 （Ｃ１，（ｄ）、 （ｅ）
はこの発明の一実施例による半導体装置の製造工程を示
す断面図であり、第１図（ｄ）゛ は第１図＋ｄ）の装
置を上から見た平面図である。図において、第２図と同
一符号は同一部分を示し、１３はフォトレジストである
。
はこの発明の一実施例による半導体装置の製造工程を示
す断面図であり、第１図（ｄ）゛ は第１図＋ｄ）の装
置を上から見た平面図である。図において、第２図と同
一符号は同一部分を示し、１３はフォトレジストである
。
次に製造方法について説明する。
ｐ型シリコン基板１の主面上に選択的にフィールド酸化
膜２を形成した後、フィールド酸化膜に囲まれた領域に
ゲート絶縁膜となるべき酸化膜を形成し、その上にゲー
ト電極となるべき多結晶シリコンを堆積し、パターンニ
ングによりゲート電極３を形成する。ゲート電極３をマ
スクにして余分な酸化膜、を除去し、ゲート絶縁膜４を
形成する。
膜２を形成した後、フィールド酸化膜に囲まれた領域に
ゲート絶縁膜となるべき酸化膜を形成し、その上にゲー
ト電極となるべき多結晶シリコンを堆積し、パターンニ
ングによりゲート電極３を形成する。ゲート電極３をマ
スクにして余分な酸化膜、を除去し、ゲート絶縁膜４を
形成する。
そしてゲート電極３とゲート絶縁膜４をマスクにして比
較的低濃度（１０”〜１０ ”ｃｍ−”）の砒素または
リンをイオン注入する（第１図（ａ））。
較的低濃度（１０”〜１０ ”ｃｍ−”）の砒素または
リンをイオン注入する（第１図（ａ））。
次に厚さ４００人の絶縁膜５をゲート電極３と基板１の
表面に形成し、その上に基板全体を覆うように多結晶シ
リコンフィルム６を０．５μｍの厚さで形成する。この
多結晶シリコンフィルム６の厚みはソース・ドレインｎ
−ｊＩ域８ ａ、９ ａの幅を決定する重要な因子であ
る。多結晶シリコンフィルム６はゲート電極３の形に対
して良いステップカバレッジを持つので事実上垂直な壁
が得られる（第１図（ｂ））。
表面に形成し、その上に基板全体を覆うように多結晶シ
リコンフィルム６を０．５μｍの厚さで形成する。この
多結晶シリコンフィルム６の厚みはソース・ドレインｎ
−ｊＩ域８ ａ、９ ａの幅を決定する重要な因子であ
る。多結晶シリコンフィルム６はゲート電極３の形に対
して良いステップカバレッジを持つので事実上垂直な壁
が得られる（第１図（ｂ））。
次に多結晶シリコンフィルム６を、ゲート電極３の側壁
上にのみ残るように異方性エツチングで除去する。ゲー
ト電極３と多結晶シリコンフィルムの残部６ａをマスク
として今度は比較的高濃度（ｌ Ｏ”〜１０ ”ａｍ−
’）の砒素あるいはリンをイオン注入する。次にソース
・ドレインの短絡防止のためにフォトレジスト１３をマ
スクとして、ソース・ドレイン領域上を除くフィールド
酸化膜２上のゲート電極側壁上の多結晶シリコンフィル
ム６ａ（第１図（ｄ）゛斜線部）をフロリン系ガス、ハ
ロゲン系ガスあるいはアルカリ液（例ＫＯＨ）で等方性
エツチングにより除去する。
上にのみ残るように異方性エツチングで除去する。ゲー
ト電極３と多結晶シリコンフィルムの残部６ａをマスク
として今度は比較的高濃度（ｌ Ｏ”〜１０ ”ａｍ−
’）の砒素あるいはリンをイオン注入する。次にソース
・ドレインの短絡防止のためにフォトレジスト１３をマ
スクとして、ソース・ドレイン領域上を除くフィールド
酸化膜２上のゲート電極側壁上の多結晶シリコンフィル
ム６ａ（第１図（ｄ）゛斜線部）をフロリン系ガス、ハ
ロゲン系ガスあるいはアルカリ液（例ＫＯＨ）で等方性
エツチングにより除去する。
その後、２度のイオン注入によって生じた層に熱処理を
施して活性化し、ｎ−型ソース領域８ａとｎ°°ソース
領域８ｂ、ｎ−型ドレイン領域９ａとｎ°型トドレイン
領域９ｂ形成する。次に基板全面にＣＶＤ酸化膜１０を
堆積し、ゲート側壁部の多結晶シリコンフィルム６ａと
ｎ９型ソース領域８ｂ及びｎ゛型ドレイン領域９ｂを共
通とするコンタクトホール１１ａ、１１ｂを開孔し、そ
の上にアルミを堆積し、フォトレジストを用いてアルミ
配線層１２を形成する（第１図（ｅ））。このようにし
てＬＤＤ構造を持つＭＯ３型半導体装置が完成する。
施して活性化し、ｎ−型ソース領域８ａとｎ°°ソース
領域８ｂ、ｎ−型ドレイン領域９ａとｎ°型トドレイン
領域９ｂ形成する。次に基板全面にＣＶＤ酸化膜１０を
堆積し、ゲート側壁部の多結晶シリコンフィルム６ａと
ｎ９型ソース領域８ｂ及びｎ゛型ドレイン領域９ｂを共
通とするコンタクトホール１１ａ、１１ｂを開孔し、そ
の上にアルミを堆積し、フォトレジストを用いてアルミ
配線層１２を形成する（第１図（ｅ））。このようにし
てＬＤＤ構造を持つＭＯ３型半導体装置が完成する。
このように本実施例では、ＬＤＤ構造を得るためのイオ
ン注入用マスクとしてゲート電極３の側壁に形成された
多結晶シリコンフィルム６ａをソース・ドレイン領域上
に残すようにしたので、ＭＯ５ＦＥＴ動作中にホットキ
ャリアがドレイン側のゲート側壁部に注入されても、ド
レイン電極がら引き抜くことができるので、ｎ−型領域
の抵抗が上昇することがなく、トランスコンダクタンス
の劣化を防ぐことができる。
ン注入用マスクとしてゲート電極３の側壁に形成された
多結晶シリコンフィルム６ａをソース・ドレイン領域上
に残すようにしたので、ＭＯ５ＦＥＴ動作中にホットキ
ャリアがドレイン側のゲート側壁部に注入されても、ド
レイン電極がら引き抜くことができるので、ｎ−型領域
の抵抗が上昇することがなく、トランスコンダクタンス
の劣化を防ぐことができる。
なお上記の実施例では、ゲート側壁部に残す部材６ａ及
びゲート電極３に多結晶シリコンを用いたが、高融点金
属やそのシリサイドである導電体層を用いてもよい。
びゲート電極３に多結晶シリコンを用いたが、高融点金
属やそのシリサイドである導電体層を用いてもよい。
以上のようにこの発明によれば、ＬＤＤ構造形成のため
のイオン注入用マスクであるゲート電極側壁の多結晶シ
リコンフィルムをドレイン電極とすることで、ゲート電
極側壁部にホットキャリアが注入されてもこれを引き抜
くことができ、ＭＯＳＦＥＴのトランスコンダクタンス
の劣化を防止する効果がある。
のイオン注入用マスクであるゲート電極側壁の多結晶シ
リコンフィルムをドレイン電極とすることで、ゲート電
極側壁部にホットキャリアが注入されてもこれを引き抜
くことができ、ＭＯＳＦＥＴのトランスコンダクタンス
の劣化を防止する効果がある。
第１図（ａｌ、 （ｂ）、 （Ｃ１，（ｄｌ、 ＋ｅ）
は本発明の一実施例による半導体装置の製造方法を示す
断面図、第１図（ｄ）° は第１図（ｄｌの装置を上か
ら見た平面図、第２図（ａｌ〜（ｆ）は従来の半導体装
置の製造方法を示す断面図である。 図において、ｌはｐ型シリコン基板、２はフィールド酸
化膜、３はゲート電極、４はゲート絶縁膜、５は熱酸化
膜、６，６ａは多結晶シリコンフィルム、７，７ａは熱
酸化膜、８ａはｎ−型ソース領域、８ｂはｎ゛型ソース
領域、９ａはｎ−型ドレイン領域、９ｂはｎ°型トドレ
イン領域ｌＯはＣＶＤ酸化膜、ｌｌａ、ｌｌｂはコンタ
クトホール（シェアドコンタクト）１２はアルミ配線、
１３はフォトレジストである。 なお図中同一符号は同−又は相当部分を示す。
は本発明の一実施例による半導体装置の製造方法を示す
断面図、第１図（ｄ）° は第１図（ｄｌの装置を上か
ら見た平面図、第２図（ａｌ〜（ｆ）は従来の半導体装
置の製造方法を示す断面図である。 図において、ｌはｐ型シリコン基板、２はフィールド酸
化膜、３はゲート電極、４はゲート絶縁膜、５は熱酸化
膜、６，６ａは多結晶シリコンフィルム、７，７ａは熱
酸化膜、８ａはｎ−型ソース領域、８ｂはｎ゛型ソース
領域、９ａはｎ−型ドレイン領域、９ｂはｎ°型トドレ
イン領域ｌＯはＣＶＤ酸化膜、ｌｌａ、ｌｌｂはコンタ
クトホール（シェアドコンタクト）１２はアルミ配線、
１３はフォトレジストである。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）第１導電型半導体基板上に、第１の絶縁膜及び第
１の導電層からなるゲート電極を形成する第１の工程と
、 該ゲート電極をマスクとして、上記半導体基板内に第２
導電型の低濃度不純物ドープ領域を形成する第２の工程
と、 上記ゲート電極及び上記不純物ドープ領域上に第２の絶
縁膜を形成する第３の工程と、 全面に第２の導電層を形成し、異方性エッチングにより
、該第２の導電層を上記ゲート電極側壁にのみ残して他
の部分は除去する第４の工程と、上記ゲート電極及び上
記第２の導電層をマスクとして、上記半導体基板内に第
２導電型の高濃度不純物ドープ領域を形成する第５の工
程と、上記第２の導電層の一部を選択的に除去する第６
の工程と、 全面に第３の絶縁膜を形成し、該絶縁膜を貫通し上記不
純物ドープ領域と上記第２の導電層を共通とするコンタ
クトホールを開孔する第７の工程と、 全面に金属膜を形成し、パターンニングによってソース
・ドレイン配線を形成する第８の工程からなることを特
徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23321888A JPH0281439A (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
| US07/399,947 US5146291A (en) | 1988-08-31 | 1989-08-31 | MIS device having lightly doped drain structure |
| US07/896,535 US5217913A (en) | 1988-08-31 | 1992-06-09 | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23321888A JPH0281439A (ja) | 1988-09-16 | 1988-09-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0281439A true JPH0281439A (ja) | 1990-03-22 |
Family
ID=16951611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23321888A Pending JPH0281439A (ja) | 1988-08-31 | 1988-09-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0281439A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177828A (ja) * | 1990-11-13 | 1992-06-25 | Nec Yamaguchi Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-16 JP JP23321888A patent/JPH0281439A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04177828A (ja) * | 1990-11-13 | 1992-06-25 | Nec Yamaguchi Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05243373A (ja) | 集積回路チップの製造方法 | |
| JPH11251527A (ja) | 半導体装置及びその製造方法 | |
| JP3298472B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH05226672A (ja) | 縦型電界効果トランジスタの製造方法およびその方法により製造されるトランジスタ | |
| JPH0311765A (ja) | 半導体装置の製造方法 | |
| JPH0281439A (ja) | 半導体装置の製造方法 | |
| JPH09172063A (ja) | 半導体装置及びその製造方法 | |
| JPH06216151A (ja) | 半導体装置及びその製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP3383933B2 (ja) | 半導体装置の製造方法 | |
| JPS6245071A (ja) | 半導体装置の製造方法 | |
| JPH0127589B2 (ja) | ||
| JPH03145137A (ja) | 半導体装置の製造方法 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH0212960A (ja) | 半導体装置の製造方法 | |
| JP2594121B2 (ja) | 半導体装置の製造方法 | |
| JP2874885B2 (ja) | 半導体装置及びその製造方法 | |
| JP3408299B2 (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JPS6154661A (ja) | 半導体装置の製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPS6286752A (ja) | 半導体集積回路の製造方法 | |
| JPS62147777A (ja) | Ｍｏｓ形電界効果トランジスタの製造方法 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPH0571191B2 (ja) | ||
| JPH0226034A (ja) | 半導体装置の製造方法 |