JPH0282173A - 実装回路基板のインサーキッドテスト法 - Google Patents
実装回路基板のインサーキッドテスト法Info
- Publication number
- JPH0282173A JPH0282173A JP63235655A JP23565588A JPH0282173A JP H0282173 A JPH0282173 A JP H0282173A JP 63235655 A JP63235655 A JP 63235655A JP 23565588 A JP23565588 A JP 23565588A JP H0282173 A JPH0282173 A JP H0282173A
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- JP
- Japan
- Prior art keywords
- lead
- circuit
- test
- circuit board
- probe pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Supply And Installment Of Electrical Components (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、実装回路基板のインサーキッドテスト法に係
り、特に、フラットパッケージ型ＩＣ素子等、表面実装
型電子部品を表面に搭載、実装して成る実装回路基板の
インサーキッドテスト法に関する。
り、特に、フラットパッケージ型ＩＣ素子等、表面実装
型電子部品を表面に搭載、実装して成る実装回路基板の
インサーキッドテスト法に関する。
（従来の技術）
電子回路の小型化乃至高密度化を目的として、例えば、
二方向リード端子付きフラットパッケージ型ＩＣ素子や
、四方向リード端子付きフラットパッケージ型ＩＣ素子
等の表面実装型電子部品を、印刷回路基板の主面上に、
搭載乃至実装して構成した高密度実装回路基板が開発、
使用されている。
二方向リード端子付きフラットパッケージ型ＩＣ素子や
、四方向リード端子付きフラットパッケージ型ＩＣ素子
等の表面実装型電子部品を、印刷回路基板の主面上に、
搭載乃至実装して構成した高密度実装回路基板が開発、
使用されている。
しかして、この種の高密度実装回路基板を製品とし、実
用に供するに当たっては、当然のことながら、上記高密
度実装回路基板が所要の機能を、十分に備えているか否
かを、Ｐめ試験、ＦＰ価している。つまり、前記高密度
実装回路基板に、その実装回路のインサーキッドテスト
が可能なパッドを予め設けておき、このパッドとプロー
ブピンとを接触させて、上記インサーキッドテストを行
っている。
用に供するに当たっては、当然のことながら、上記高密
度実装回路基板が所要の機能を、十分に備えているか否
かを、Ｐめ試験、ＦＰ価している。つまり、前記高密度
実装回路基板に、その実装回路のインサーキッドテスト
が可能なパッドを予め設けておき、このパッドとプロー
ブピンとを接触させて、上記インサーキッドテストを行
っている。
（発明が解決しようとする課題）
ところで、上記高密度実装回路基板について、前記イン
サーキッドテスト用のパッドを予め設けておくことは、
電子部品を実装する印刷回路基板の層構成を増すことに
なる。即ち、印刷回路基板の構成がそれだけ複雑になり
、設計コスト及び基板コストが高くなり、量産的にも不
経済である。
サーキッドテスト用のパッドを予め設けておくことは、
電子部品を実装する印刷回路基板の層構成を増すことに
なる。即ち、印刷回路基板の構成がそれだけ複雑になり
、設計コスト及び基板コストが高くなり、量産的にも不
経済である。
従って、本発明は、前記高密度実装回路基板のコストア
ップを招かず、かつ簡易に所要のインサーキッドテスト
を行い得る方法を提供することを目的とする。
ップを招かず、かつ簡易に所要のインサーキッドテスト
を行い得る方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
本発明は、所要の表面実装型電子部品を表面に実装して
成る実装回路基板のインサーキッドテストにおいて、前
記実装された表面実装型電子部品のリード部に、プロー
ブピン先端面を２０〜５０ｇｒの圧力で対接させてイン
サーキッドテストを行うことを特徴とする。
成る実装回路基板のインサーキッドテストにおいて、前
記実装された表面実装型電子部品のリード部に、プロー
ブピン先端面を２０〜５０ｇｒの圧力で対接させてイン
サーキッドテストを行うことを特徴とする。
（作 用）
上記の様に本発明のインサーキッドテスト法によれば、
実装された表面実装型電子部品のリード部に、プローブ
ピン先端面を２０〜５０ｇ「の圧力で対接させて、所要
の電気的な接続を行なう。しかして、前記プローブピン
先端面の対接は、所定の力で圧接した形でなされるため
、電気的な接続も確実に維持されるばかりでなく、前記
圧接する力も比較的小さいため、対接させた表面実装型
電子部品のリード部の浮きも、容易に発見出来る。つま
り、高密度実装回路基板について、回路的な試験、評価
だけでなく、実装された表面実装型電子部品のリード部
の半田付不良箇所等も検出しうる。
実装された表面実装型電子部品のリード部に、プローブ
ピン先端面を２０〜５０ｇ「の圧力で対接させて、所要
の電気的な接続を行なう。しかして、前記プローブピン
先端面の対接は、所定の力で圧接した形でなされるため
、電気的な接続も確実に維持されるばかりでなく、前記
圧接する力も比較的小さいため、対接させた表面実装型
電子部品のリード部の浮きも、容易に発見出来る。つま
り、高密度実装回路基板について、回路的な試験、評価
だけでなく、実装された表面実装型電子部品のリード部
の半田付不良箇所等も検出しうる。
（実施例）
以下、第１図及び第２図を参照し、本発明の詳細な説明
する。第１図は表面実装型電子部品例えば、二方向リー
ド端子付きフラットパッケージ型ＩＣ索子１を、印刷回
路基板２の所定面に実装して成る高密度実装回路基板の
一部を側面的に示したものである。しかして、この高密
度実装回路基板のインサーキッドテストに当たっては、
予め用意しであるインサーキット用プローブピン３の先
端面３ａを、前記フラットパッケージ型ＩＣ素子１のリ
ード１ａに圧力２０〜５０ｇｒの範囲内で対接させる。
する。第１図は表面実装型電子部品例えば、二方向リー
ド端子付きフラットパッケージ型ＩＣ索子１を、印刷回
路基板２の所定面に実装して成る高密度実装回路基板の
一部を側面的に示したものである。しかして、この高密
度実装回路基板のインサーキッドテストに当たっては、
予め用意しであるインサーキット用プローブピン３の先
端面３ａを、前記フラットパッケージ型ＩＣ素子１のリ
ード１ａに圧力２０〜５０ｇｒの範囲内で対接させる。
ここで、インサーキット用プローブピン３の先、烟面３
ａと、フラットパッケージ型ＩＣ素子１のリード１ａと
の対接は、成るべくフラットパッケージ型ＩＣ素子１側
とする。また、前記インサーキット用プローブピン３の
先端面３ａは、前記フラットパッケージ型ＩＣ素子１の
リードｌａの対接面と、十分に接触し易い様な形に適宜
設定しておくことが好ましい。第２図は、上記インサー
キット用プローブピン３の先端面３ａと、フラットパッ
ケージ型ＩＣ素子１のリード１ａとを対接させた状態を
拡大して示す斜視図である。なお、第１図において、４
は、フラットパッケージ型ＩＣ素子１のリード１ａを半
田付け５したパッド部である。
ａと、フラットパッケージ型ＩＣ素子１のリード１ａと
の対接は、成るべくフラットパッケージ型ＩＣ素子１側
とする。また、前記インサーキット用プローブピン３の
先端面３ａは、前記フラットパッケージ型ＩＣ素子１の
リードｌａの対接面と、十分に接触し易い様な形に適宜
設定しておくことが好ましい。第２図は、上記インサー
キット用プローブピン３の先端面３ａと、フラットパッ
ケージ型ＩＣ素子１のリード１ａとを対接させた状態を
拡大して示す斜視図である。なお、第１図において、４
は、フラットパッケージ型ＩＣ素子１のリード１ａを半
田付け５したパッド部である。
上記の様にインサーキット用プローブピン３の先端面３
ａを、フラットパッケージ型ＩＣ素子１の複数の所定リ
ード１ａに各々対接させて、実装されている個々のフラ
ットパッケージ型ＩＣ素子１あるいは、実装されている
他の電子部品との複合系のインサーキッドテストを行う
。このインサーキッドテストにおいて、実装されている
個々のフラットパッケージ型ＩＣ素子１あるいは、実装
されている他の電子部品との複合系の試験、評価はなさ
れるが、前記インサーキット用プローブピン３の先端面
３ａを対接させたフラットパッケージ型ＩＣ索子１の所
定リードｌａの半田付不良も検知出来る。即ち、上記リ
ード１ａに対するインサーキット用プローブピンの対接
圧力は、２０〜５０ｇｒと比較的小さいため、前記リー
ドｌａが半田付不良で不導通状態にある場合（リードの
ｌｆき）も容易に検出される。
ａを、フラットパッケージ型ＩＣ素子１の複数の所定リ
ード１ａに各々対接させて、実装されている個々のフラ
ットパッケージ型ＩＣ素子１あるいは、実装されている
他の電子部品との複合系のインサーキッドテストを行う
。このインサーキッドテストにおいて、実装されている
個々のフラットパッケージ型ＩＣ素子１あるいは、実装
されている他の電子部品との複合系の試験、評価はなさ
れるが、前記インサーキット用プローブピン３の先端面
３ａを対接させたフラットパッケージ型ＩＣ索子１の所
定リードｌａの半田付不良も検知出来る。即ち、上記リ
ード１ａに対するインサーキット用プローブピンの対接
圧力は、２０〜５０ｇｒと比較的小さいため、前記リー
ドｌａが半田付不良で不導通状態にある場合（リードの
ｌｆき）も容易に検出される。
なお、上記においては、実装した電子部品が、二方向リ
ード端子付フラットパッケージ型ＩＣ素子の場合を示し
たが、この電子部品は例えば、四方向リード端子付フラ
ットパッケージ型ＩＣ素子等信の、リード付表面実装型
のものでもよい。
ード端子付フラットパッケージ型ＩＣ素子の場合を示し
たが、この電子部品は例えば、四方向リード端子付フラ
ットパッケージ型ＩＣ素子等信の、リード付表面実装型
のものでもよい。
また、前記実装されたフラットパッケージ型電子部品の
リード部に、対接させるプローブピンの先端面は、前記
リードの形状に合せた形状乃至構造にして置くことが、
位置決めのしやすさから望ましいが、必ずしも拘らない
。しかして、前記リード部に、対接させるプローブピン
に加える圧接力（圧力）は２０〜５０ｇ「に常に設定す
る。つまり、所要のインサーキッドテストを行い得るに
充分な、電気的な接続がなされる程度に、対接させなが
ら一方では、リード部に変形（半田付部乃至パッドに対
する強制的な圧接）など起さない程度に対接させる。換
言すると、実装されているフラットパッケージ型電子部
品及びその電子部品のリード部に、実質的にはほとんど
荷重が加わらない程度で対接させる。上記により、前記
所要のインサーキッドテストを行い得るとともに、リー
ド部がパッドから浮いている場合も容品に検出されるこ
とになる。
リード部に、対接させるプローブピンの先端面は、前記
リードの形状に合せた形状乃至構造にして置くことが、
位置決めのしやすさから望ましいが、必ずしも拘らない
。しかして、前記リード部に、対接させるプローブピン
に加える圧接力（圧力）は２０〜５０ｇ「に常に設定す
る。つまり、所要のインサーキッドテストを行い得るに
充分な、電気的な接続がなされる程度に、対接させなが
ら一方では、リード部に変形（半田付部乃至パッドに対
する強制的な圧接）など起さない程度に対接させる。換
言すると、実装されているフラットパッケージ型電子部
品及びその電子部品のリード部に、実質的にはほとんど
荷重が加わらない程度で対接させる。上記により、前記
所要のインサーキッドテストを行い得るとともに、リー
ド部がパッドから浮いている場合も容品に検出されるこ
とになる。
［発明の効果］
上記、実施例から分るように、本発明のインサーキッド
テスト法は、繁雑な操作や熟練等要せずに、簡易にかつ
、正確に所要のテストをなしつる。
テスト法は、繁雑な操作や熟練等要せずに、簡易にかつ
、正確に所要のテストをなしつる。
しかして、本発明法は、前記インサーキッドテストと併
せて、実装された電子部品のリードの浮き（半田付不良
）等の検出も出来る。また、上記の様にインサーキット
用パッドを設けずに、所要のインサーキッドテストを行
い得ることは、前記電子部品を実装する回路基板に就い
て、層構成の抜雑化ニヨるコストアップや設計費用のア
−：／ フ抑制ともなり、実用上条（の利点をもたらす
ものと言える。
せて、実装された電子部品のリードの浮き（半田付不良
）等の検出も出来る。また、上記の様にインサーキット
用パッドを設けずに、所要のインサーキッドテストを行
い得ることは、前記電子部品を実装する回路基板に就い
て、層構成の抜雑化ニヨるコストアップや設計費用のア
−：／ フ抑制ともなり、実用上条（の利点をもたらす
ものと言える。
第１図及び第２図は本発明のインサーキッドテスト法を
説明するためのもので、第１図は印刷回路基板上に実装
されたフラットパッケージ型ＩＣ素子のリード部にプロ
ーブピン先端面を対接させた状態を側面的に示す説明図
、第２図は第１図におけるフラットパッケージ型ＩＣ素
子のリード部にプローブピン先端面を対接させた状態を
拡大し斜視的に示す説明図である。 １・・・表面実装型電子部品 １ａ・・・表面実装型電子部品のリード部２・・・印刷
回路基板 ３・・・プローブピン ３ａ・・・プローブピン先端面 ４・・・パッド ５・・・半田
説明するためのもので、第１図は印刷回路基板上に実装
されたフラットパッケージ型ＩＣ素子のリード部にプロ
ーブピン先端面を対接させた状態を側面的に示す説明図
、第２図は第１図におけるフラットパッケージ型ＩＣ素
子のリード部にプローブピン先端面を対接させた状態を
拡大し斜視的に示す説明図である。 １・・・表面実装型電子部品 １ａ・・・表面実装型電子部品のリード部２・・・印刷
回路基板 ３・・・プローブピン ３ａ・・・プローブピン先端面 ４・・・パッド ５・・・半田
Claims (1)
- 【特許請求の範囲】 所要の表面実装型電子部品を表面に搭載、実装して成る
実装回路基板のインサーキッドテストにおいて、前記搭
載、実装された表面実装型電子部品のリード部に、プロ
ーブピン先端面を ２０〜５０ｇｒの圧力で対接させてインサーキッドテス
トを行うことを特徴とする実装回路基板のインサーキッ
ドテスト法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235655A JPH0282173A (ja) | 1988-09-20 | 1988-09-20 | 実装回路基板のインサーキッドテスト法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235655A JPH0282173A (ja) | 1988-09-20 | 1988-09-20 | 実装回路基板のインサーキッドテスト法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282173A true JPH0282173A (ja) | 1990-03-22 |
Family
ID=16989233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235655A Pending JPH0282173A (ja) | 1988-09-20 | 1988-09-20 | 実装回路基板のインサーキッドテスト法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282173A (ja) |
-
1988
- 1988-09-20 JP JP63235655A patent/JPH0282173A/ja active Pending
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