JPH0282323A - ディジタルシグナルプロセッサのデバッグ方式 - Google Patents
ディジタルシグナルプロセッサのデバッグ方式Info
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- JPH0282323A JPH0282323A JP63235176A JP23517688A JPH0282323A JP H0282323 A JPH0282323 A JP H0282323A JP 63235176 A JP63235176 A JP 63235176A JP 23517688 A JP23517688 A JP 23517688A JP H0282323 A JPH0282323 A JP H0282323A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
前段の先入れ先出しメモリから転送されたデータを処理
して次段の先入れ先出しメモリへ転送するインサーキッ
トエミュレータによるディジタルシグナルプロセッサの
デバッグ方式に関し、ＤＳＰのデバッグの際先入れ先出
しメモリがエンプティまたはフルの状態の時にホルト要
求を発した場合に、それらの状態信号を無効化してＤＳ
Ｐ内の各部にアクセス可能にするＤＳＰのデハ・７グ方
式を提供することを目的とし、 ディジタルシグナルプロセソサは、マイクロプロセッサ
と、先入れ先出しメモリからのエンプティ信号またはフ
ル信号および書き込み信号または読み出し信号を受けて
転送を行うレディ信号を発生する転送指示回路を備え、
エンプティ・フル信号を有効化または無効化する制御入
力手段を設け、インサーキットエミュレータによるホル
ト要求に対し転送指示回路からレディ信号が発生できな
い時に制御入力を印加してエンプティ信号またはフル信
号を無効化することによりレディ信号を発生してホルト
要求を許可する制御を行うよう構成する。
して次段の先入れ先出しメモリへ転送するインサーキッ
トエミュレータによるディジタルシグナルプロセッサの
デバッグ方式に関し、ＤＳＰのデバッグの際先入れ先出
しメモリがエンプティまたはフルの状態の時にホルト要
求を発した場合に、それらの状態信号を無効化してＤＳ
Ｐ内の各部にアクセス可能にするＤＳＰのデハ・７グ方
式を提供することを目的とし、 ディジタルシグナルプロセソサは、マイクロプロセッサ
と、先入れ先出しメモリからのエンプティ信号またはフ
ル信号および書き込み信号または読み出し信号を受けて
転送を行うレディ信号を発生する転送指示回路を備え、
エンプティ・フル信号を有効化または無効化する制御入
力手段を設け、インサーキットエミュレータによるホル
ト要求に対し転送指示回路からレディ信号が発生できな
い時に制御入力を印加してエンプティ信号またはフル信
号を無効化することによりレディ信号を発生してホルト
要求を許可する制御を行うよう構成する。
［産業上の利用分野］
本発明はインサーキットエミュレータからのホルト要求
に対するホルト許可を制御できるディジタルシグナルプ
ロセッサのデバッグ方式に関する。
に対するホルト許可を制御できるディジタルシグナルプ
ロセッサのデバッグ方式に関する。
近年、設計支援、構造解析等の表示関係の画像処理（座
標変換、クリッピング等）を行うワークステーションが
利用されるようになった。
標変換、クリッピング等）を行うワークステーションが
利用されるようになった。
そのような画像処理を行う処理装置としてディジタルシ
グナルプロセソサＣＤ５Ｐと略称される）が用いられ、
マイクロプログラムによりデータの処理が行われる。
グナルプロセソサＣＤ５Ｐと略称される）が用いられ、
マイクロプログラムによりデータの処理が行われる。
従来、処理すべきデータは先入れ先出しメモリ（ファー
ストインファース１−アウトメモリ：ＦＩＦＯと称され
る）から読み出してＤＳＰのＲＡＭに転送し、処理済の
データは出力側の先入れ先出しメモリに転送される。
ストインファース１−アウトメモリ：ＦＩＦＯと称され
る）から読み出してＤＳＰのＲＡＭに転送し、処理済の
データは出力側の先入れ先出しメモリに転送される。
ＤＳＰはそれぞれ処理機能に応じてプログラムが開発さ
れ、そのプログラムの正常性を確認するためにデバッグ
が行われる。従来、ＤＳＰのデバッグはインサーキット
エミュレータ（ＩＣＥと略称される）によりプログラム
を実行して、必要に応じてホルト要求を行い、ホルト許
可が得られるとその時のデータやマイクロプロセッサの
状態を読み取って解析を行っている。
れ、そのプログラムの正常性を確認するためにデバッグ
が行われる。従来、ＤＳＰのデバッグはインサーキット
エミュレータ（ＩＣＥと略称される）によりプログラム
を実行して、必要に応じてホルト要求を行い、ホルト許
可が得られるとその時のデータやマイクロプロセッサの
状態を読み取って解析を行っている。
その場合、処理すべきデータは入力側（前段）のＦＩＦ
Ｏから読み取ってプロセッサのＲＡＭに転送され、プロ
セッサにより処理された後出力側（後段）のＦＩＦＯに
転送されて書き込むことが繰り返される。ところが、前
段のＦＩＦＯにデータが空（エンプティ）の場合、また
は後段のＦＩＦＯが充満（フル）の場合には、プロセッ
サは待機状態のまま命令の実行をすることができない。
Ｏから読み取ってプロセッサのＲＡＭに転送され、プロ
セッサにより処理された後出力側（後段）のＦＩＦＯに
転送されて書き込むことが繰り返される。ところが、前
段のＦＩＦＯにデータが空（エンプティ）の場合、また
は後段のＦＩＦＯが充満（フル）の場合には、プロセッ
サは待機状態のまま命令の実行をすることができない。
デバッグを行っている時は、そのような待機状態におけ
るＤＳＰの各部のデータを検出することが必要であるが
、それができなくなるという問題があった。
るＤＳＰの各部のデータを検出することが必要であるが
、それができなくなるという問題があった。
［従来の技術］
第６図は従来例の構成図を示す。
第６図の６０は入力側の先入れ先出しメモリ（ＦＩＦＯ
で表示）、６１はディジタルシグナルプロセッサ（ＤＳ
Ｐで表示）、６２はマイクロプロセッサ（ＭＰＵで表示
）、６２０はプログラムアドレスバス、６２１はプログ
ラムデータバス、６３はＲＡＭ、６４はＲＯＭ、６５は
出力側のＦＩＦＯ１６６はインサーキットエミュレータ
（ＩＣＥで表示）、６７は代行命令を保持する命令メモ
リ、６８は制御部、６９はパーソナル・コンピュータ（
パソコンの略称で表示する）を表す。
で表示）、６１はディジタルシグナルプロセッサ（ＤＳ
Ｐで表示）、６２はマイクロプロセッサ（ＭＰＵで表示
）、６２０はプログラムアドレスバス、６２１はプログ
ラムデータバス、６３はＲＡＭ、６４はＲＯＭ、６５は
出力側のＦＩＦＯ１６６はインサーキットエミュレータ
（ＩＣＥで表示）、６７は代行命令を保持する命令メモ
リ、６８は制御部、６９はパーソナル・コンピュータ（
パソコンの略称で表示する）を表す。
従来のＤＳＰ６１のデバッグの動作を説明すると、本来
ＭＰＵ６２はＲＯＭ６４に格納されたプログラムにより
動作するが、プログラムを作成してデバッグしてバグを
取り除いた後でＲＯＭ６４が作成される。従って、デバ
ッグの際は、ＲＯＭ６４は使用せず、このインサーキッ
トエミュレータ６６の命令メモリ６７に、デバッグの対
象となるプログラムを保持し、ＤＳＰ６１のＭＰＵ６２
によるプログラムの読み出しアクセスがあると、命令メ
モリ６７からプログラムが読み出されて実行される。
ＭＰＵ６２はＲＯＭ６４に格納されたプログラムにより
動作するが、プログラムを作成してデバッグしてバグを
取り除いた後でＲＯＭ６４が作成される。従って、デバ
ッグの際は、ＲＯＭ６４は使用せず、このインサーキッ
トエミュレータ６６の命令メモリ６７に、デバッグの対
象となるプログラムを保持し、ＤＳＰ６１のＭＰＵ６２
によるプログラムの読み出しアクセスがあると、命令メ
モリ６７からプログラムが読み出されて実行される。
プログラムアドレスバス６２０はホルト許可信号が送出
される前はＩＣＥ６６内の命令メモリのアドレスバスと
して用いられ、ＤＳＰ６１からＩＣＥ６６方向に設定さ
れる。ホルト許可信号が送出された後はＤＳＰ６１内の
ＲＡＭ６３、ＭＰＵ６２内のレジスタ等をアクセスする
為にＩＣＥ６６からＤＳＰ方向に設定される。
される前はＩＣＥ６６内の命令メモリのアドレスバスと
して用いられ、ＤＳＰ６１からＩＣＥ６６方向に設定さ
れる。ホルト許可信号が送出された後はＤＳＰ６１内の
ＲＡＭ６３、ＭＰＵ６２内のレジスタ等をアクセスする
為にＩＣＥ６６からＤＳＰ方向に設定される。
また、プログラムデータバス６２１はホルト許可信号が
送出される前は、Ｉ ＣＲ２６内の命令メモリ６７のデ
ータ用として使用され、ＩＣＥ６６からＤＳＰ６１方向
に設定される。ポルト許可信号が送出された後は、ＩＣ
Ｅ６６からのリード・ライト信号によりデータの方向が
設定される。
送出される前は、Ｉ ＣＲ２６内の命令メモリ６７のデ
ータ用として使用され、ＩＣＥ６６からＤＳＰ６１方向
に設定される。ポルト許可信号が送出された後は、ＩＣ
Ｅ６６からのリード・ライト信号によりデータの方向が
設定される。
デバッグを行っている時、プログラムの成る段階でＭＰ
Ｕ６２の動作を停止したい場合、ＩＣＥ６６の制御部６
８からホルＩ・要求信号６８０を出力する。これに対し
ＭＰＵ６２が実行中の命令を終了するとホルト許可信号
６８１をＩＣＥ６６に出力する。これを受は取ると、Ｉ
ＣＥ６６はプログラムアドレスバス６２０にアクセスし
たいＭＰＵ６２内のレジスタのアドレスや、ＲＡＭ６３
内のアドレスを出力し、アドレス設定信号６８３により
ハス上のアドレスを有効化するタイミング信号を出力す
る。また、この時ＩＣＥからリードライト信号６８２を
出力し、アドレスされた位置からデータを読み取るのか
、そこにデータを書き込むかの何れかを指定する。こう
して、ＭＰＵ６２またはＲＡＭ６３のアドレスされたレ
ジスタまたはメモリ位置のデータを読み出すか、そこに
別のデータを書き込むかの動作が行われる。その際、パ
ソコン６９は読み取ったデータを表示したり、書き込み
たいデータを入力する手段として使用する。
Ｕ６２の動作を停止したい場合、ＩＣＥ６６の制御部６
８からホルＩ・要求信号６８０を出力する。これに対し
ＭＰＵ６２が実行中の命令を終了するとホルト許可信号
６８１をＩＣＥ６６に出力する。これを受は取ると、Ｉ
ＣＥ６６はプログラムアドレスバス６２０にアクセスし
たいＭＰＵ６２内のレジスタのアドレスや、ＲＡＭ６３
内のアドレスを出力し、アドレス設定信号６８３により
ハス上のアドレスを有効化するタイミング信号を出力す
る。また、この時ＩＣＥからリードライト信号６８２を
出力し、アドレスされた位置からデータを読み取るのか
、そこにデータを書き込むかの何れかを指定する。こう
して、ＭＰＵ６２またはＲＡＭ６３のアドレスされたレ
ジスタまたはメモリ位置のデータを読み出すか、そこに
別のデータを書き込むかの動作が行われる。その際、パ
ソコン６９は読み取ったデータを表示したり、書き込み
たいデータを入力する手段として使用する。
ＤＳＰ６１により信号処理が施されるデータは、入力側
のＦＴＦＯ６０から供給され、ＦＩＦＯ６０に格納され
たデータが先入れ先出し形式で読み出され、プログラム
データバス６２１を介してＲＡＭ６３に転送される。Ｒ
ＡＭ６３に格納されたデータに対してプログラムによる
演算処理が行われて、処理結果はプログラムデータバス
６２１を介して出力側のＰＩＦＯ６５に転送される。
のＦＴＦＯ６０から供給され、ＦＩＦＯ６０に格納され
たデータが先入れ先出し形式で読み出され、プログラム
データバス６２１を介してＲＡＭ６３に転送される。Ｒ
ＡＭ６３に格納されたデータに対してプログラムによる
演算処理が行われて、処理結果はプログラムデータバス
６２１を介して出力側のＰＩＦＯ６５に転送される。
ＭＰＵ６２は実行中のデータの処理を終了して、ＦＩＦ
Ｏ６５へ転送を行うと、ＦＩＦＯ６０に対して読み取り
制御信号（反転Ｒ１で表示）として“０゛を出力する。
Ｏ６５へ転送を行うと、ＦＩＦＯ６０に対して読み取り
制御信号（反転Ｒ１で表示）として“０゛を出力する。
これに対し、Ｆ Ｉ ＦＯ６０に読み出ずデータが格納
されていると、エンプティフラグ（反転ＥＦ １）が１
″となる。するとアンド回路６１３の出力である入力側
レディ信号ＲＤＹｒｌが“１”となり、ノア（ＮＯＲ）
回路６１４から反転レディ（反転ＲＤＹＩ）信号が“０
″となって、ＭＰＵ６２は読み取り命令の実行が可能と
なり、ＦＩＦＯ６０からデータを読み取って、プログラ
ムデータバス６２１を通ってＲＡＭ６３に転送する。第
７図に以上に説明した従来例の読出しフロー図を示す。
されていると、エンプティフラグ（反転ＥＦ １）が１
″となる。するとアンド回路６１３の出力である入力側
レディ信号ＲＤＹｒｌが“１”となり、ノア（ＮＯＲ）
回路６１４から反転レディ（反転ＲＤＹＩ）信号が“０
″となって、ＭＰＵ６２は読み取り命令の実行が可能と
なり、ＦＩＦＯ６０からデータを読み取って、プログラ
ムデータバス６２１を通ってＲＡＭ６３に転送する。第
７図に以上に説明した従来例の読出しフロー図を示す。
第７図のＭＤＯはＦＴ ＦＯ６０に格納された出力デー
タを表す。
タを表す。
第６図に戻って、書き込みについて説明すると、ＲＡＭ
６３に転送されたデータに対して演算処理を行った後Ｍ
ＰＵ６２からＦＩＦＯ６５にデータを転送する場合、書
き込み制御信号（反転Ｗ１で表示）として“０”を発生
ずる。このときＦＩＦ○６５からデータを格納する余裕
があるとフルフラグ（反転ＦＦ１）として“１”が出力
される。
６３に転送されたデータに対して演算処理を行った後Ｍ
ＰＵ６２からＦＩＦＯ６５にデータを転送する場合、書
き込み制御信号（反転Ｗ１で表示）として“０”を発生
ずる。このときＦＩＦ○６５からデータを格納する余裕
があるとフルフラグ（反転ＦＦ１）として“１”が出力
される。
この場合は、アンド回路６１２の出力である出力レディ
信号ＲＤＹＯ１が′１”となり、ノア回路６１４から反
転レディ （反転ＲＤＹＩ）信号が０”となって、ＭＰ
Ｕ６２は書き込み命令の実行が可能となり、ＲＡＭ６３
のデータをＦＩＦＯ６５へ転送する。第８図に以上に説
明した従来例の書込めフロー図を示す。第８図において
ＭＤＩはＦＩＦＯ６５に書込まれる入力データである。
信号ＲＤＹＯ１が′１”となり、ノア回路６１４から反
転レディ （反転ＲＤＹＩ）信号が０”となって、ＭＰ
Ｕ６２は書き込み命令の実行が可能となり、ＲＡＭ６３
のデータをＦＩＦＯ６５へ転送する。第８図に以上に説
明した従来例の書込めフロー図を示す。第８図において
ＭＤＩはＦＩＦＯ６５に書込まれる入力データである。
プログラムの動作中に、Ｆ Ｉ ＦＯ６０にデータが無
くなってエンプティフラグ（反転ＥＦ１）が“０”とな
る場合またはＦＩＦＯ６５にデータが全部格納されて新
たに書き込む余地が無くなってフルフラグ（反転ＦＦ
１）が“０”となると、アンド回路６１２またば６１３
の出力が“０”となり、ノア回路６１４からの反転レデ
ィ （反転ＲＤＹｌ）信号は“１”となる。この状態で
はＭＰＵ６２はレディ信号が発生（反転ＲＤＹ１が“０
゛）するのを待機する状態となり、命令実行が行われな
い。
くなってエンプティフラグ（反転ＥＦ１）が“０”とな
る場合またはＦＩＦＯ６５にデータが全部格納されて新
たに書き込む余地が無くなってフルフラグ（反転ＦＦ
１）が“０”となると、アンド回路６１２またば６１３
の出力が“０”となり、ノア回路６１４からの反転レデ
ィ （反転ＲＤＹｌ）信号は“１”となる。この状態で
はＭＰＵ６２はレディ信号が発生（反転ＲＤＹ１が“０
゛）するのを待機する状態となり、命令実行が行われな
い。
［発明が解決しようとする課題］
上記の従来のデバッグ動作において、ホルト要求信号を
ＩＣＥ６６から送出した時に、ＰＩＦ○６０のデータが
エンプティ （空）の場合、またはＦＩＦＯ６５がフル
（充満）の場合で、読み取りまたは書き込みの命令実行
を待機していると、そのホルト要求信号に対してホルト
許可信号は、命令実行が終了しないので規定時間以内に
応答されない。そのためタイムアウトエラーとなり、Ｄ
ＳＰ６１のＲＡＭ６３、ＭＰＵ６２内のレジスタ等に対
しリード・ライトができないという問題があった。すな
わち、エンプティ状態やフル状態の場合、そのような状
態がどのプログラムの処理で、どのようなデータの処理
において行われたか等、その各種のデータを知って、そ
れに対処するためのデータを入力すること等が出来ない
ことになる。
ＩＣＥ６６から送出した時に、ＰＩＦ○６０のデータが
エンプティ （空）の場合、またはＦＩＦＯ６５がフル
（充満）の場合で、読み取りまたは書き込みの命令実行
を待機していると、そのホルト要求信号に対してホルト
許可信号は、命令実行が終了しないので規定時間以内に
応答されない。そのためタイムアウトエラーとなり、Ｄ
ＳＰ６１のＲＡＭ６３、ＭＰＵ６２内のレジスタ等に対
しリード・ライトができないという問題があった。すな
わち、エンプティ状態やフル状態の場合、そのような状
態がどのプログラムの処理で、どのようなデータの処理
において行われたか等、その各種のデータを知って、そ
れに対処するためのデータを入力すること等が出来ない
ことになる。
本発明は、ＤＳＰのデバッグの際先入れ先出しメモリが
エンプティまたはフルの状態の時にホルト要求を発した
場合に、それらの状態信号を無効化してＤＳＰ内の各部
にアクセス可能にするＤＳＰのデバッグ方式を提供する
ことを目的とする。
エンプティまたはフルの状態の時にホルト要求を発した
場合に、それらの状態信号を無効化してＤＳＰ内の各部
にアクセス可能にするＤＳＰのデバッグ方式を提供する
ことを目的とする。
［課題を解決するための手段］
第１図は本発明の基本的構成図を示す。
第１区の１０は制御入力手段、１１は入力側の先入れ先
出しメモリ （ＦＩＦＯ）、１２はディジタルシグナル
プロセソサ（ＤＳＰ） 、１２１は転送指示回路、１２
２はマイクロプロセッサ（ＭＰＵ）、１２３はＲＡＭ、
１２４ばＲＯＭ、１３は出力側の先入れ先出しメモリ
（ＦＩＦＯ）、１４はインサーキ・ノドエミュレータ（
ＩＣＥ）を表す。
出しメモリ （ＦＩＦＯ）、１２はディジタルシグナル
プロセソサ（ＤＳＰ） 、１２１は転送指示回路、１２
２はマイクロプロセッサ（ＭＰＵ）、１２３はＲＡＭ、
１２４ばＲＯＭ、１３は出力側の先入れ先出しメモリ
（ＦＩＦＯ）、１４はインサーキ・ノドエミュレータ（
ＩＣＥ）を表す。
本発明はＤＳＰにおいて入力側のＦＩＦＯからデータを
読出す際、または出力側のＦＩＦＯヘデータを書込む際
に、入力側ＦＩＦＯのエンプティ状態または出力側ＦＩ
ＦＯのフル状態の発生した場合に、転送の実行を指示す
る転送指示回路がエンプティ信号またはフル信号を無効
化する制御入力により実行指示を発生可能にすることに
より、デバッグ時のホルト要求に対しホルト許可を発生
できるようにするものである。
読出す際、または出力側のＦＩＦＯヘデータを書込む際
に、入力側ＦＩＦＯのエンプティ状態または出力側ＦＩ
ＦＯのフル状態の発生した場合に、転送の実行を指示す
る転送指示回路がエンプティ信号またはフル信号を無効
化する制御入力により実行指示を発生可能にすることに
より、デバッグ時のホルト要求に対しホルト許可を発生
できるようにするものである。
［作用コ
第１図の入力側ＰＩＦＯＩＩは前段から供給されたデー
タが格納され、ＤＳＰ１２のＭＰＵ１２２によりＲＡＭ
１２３に転送されて、ＲＡＭ１２３においてＩＣＥのＲ
ＡＭＩ ４１に格納されたプログラムにより処理された
後、出力側ＦＩＦＯＩ３にＲＡＭ１２３のデータが転送
される。
タが格納され、ＤＳＰ１２のＭＰＵ１２２によりＲＡＭ
１２３に転送されて、ＲＡＭ１２３においてＩＣＥのＲ
ＡＭＩ ４１に格納されたプログラムにより処理された
後、出力側ＦＩＦＯＩ３にＲＡＭ１２３のデータが転送
される。
ＤＳＰ１２の転送指示回路１２１は、ＭＰＵＩ２２から
の読出し制御信号Ｒ１書込み制御信号Ｗのそれぞれを受
は入れて、その時の入力側ＦＩＦ０１１または出力側Ｐ
ＩＦＯ１３からのエンプティフラグＥ、フルフラグＦの
状態を判別して、条件が合えばレディ （ＲＤＹ）信号
をＭＰＵ１２２に出力する。この場合、入力側ＰＩＦＯ
ＩＩにデータが有る場合（エンプティ状態でない時）は
読出し制御信号Ｒに対しＲＤＹ信号が発生し読出しが実
行され、同様に出力側ＰＩＦＯ１３にデータを格納する
領域が有れば（フル状態でない時）書込み制御信号Ｗに
対しＲＤＹ信号が発生し書込みが実行される。
の読出し制御信号Ｒ１書込み制御信号Ｗのそれぞれを受
は入れて、その時の入力側ＦＩＦ０１１または出力側Ｐ
ＩＦＯ１３からのエンプティフラグＥ、フルフラグＦの
状態を判別して、条件が合えばレディ （ＲＤＹ）信号
をＭＰＵ１２２に出力する。この場合、入力側ＰＩＦＯ
ＩＩにデータが有る場合（エンプティ状態でない時）は
読出し制御信号Ｒに対しＲＤＹ信号が発生し読出しが実
行され、同様に出力側ＰＩＦＯ１３にデータを格納する
領域が有れば（フル状態でない時）書込み制御信号Ｗに
対しＲＤＹ信号が発生し書込みが実行される。
入力側ＦＩＦ○１１がエンプティ状態か、出力側ＦＩＦ
○１３がフル状態である時に、読出しまたは書込み制御
が行われる場合は、通常の場合転送指示回路１２１はＲ
ＤＹ信号を発生できないので、デバッグのためにホルト
要求がＩＣＥ１４から発生してもホルト許可が出力でき
ない。そこで、制御入力手段１０から入力側の制御信号
ＷＡ Ｉ ＴＯまたは出力側の制御信号ＷＡ Ｉ Ｔ
Ｉを入力する。
○１３がフル状態である時に、読出しまたは書込み制御
が行われる場合は、通常の場合転送指示回路１２１はＲ
ＤＹ信号を発生できないので、デバッグのためにホルト
要求がＩＣＥ１４から発生してもホルト許可が出力でき
ない。そこで、制御入力手段１０から入力側の制御信号
ＷＡ Ｉ ＴＯまたは出力側の制御信号ＷＡ Ｉ Ｔ
Ｉを入力する。
この入力により転送指示回路はその時のエンプティフラ
グＥまたはフルフラグＦを無効化して、ＲＤＹ信号を出
力するものである。このＲＤＹ信号によりＭＰＵ１２２
はその読出しまたは書込みの命令を実行して終了すると
、ＩＣＥ１４からのホルト要求を受付けてホルト許可を
出力する。そうすると、ＩＣＥ１４からＤＳＰ１２内の
ＭＰＵＩ２２またはＲＡＭ１２３の内部のデータをアド
レス指定して読み出し可能となる。
グＥまたはフルフラグＦを無効化して、ＲＤＹ信号を出
力するものである。このＲＤＹ信号によりＭＰＵ１２２
はその読出しまたは書込みの命令を実行して終了すると
、ＩＣＥ１４からのホルト要求を受付けてホルト許可を
出力する。そうすると、ＩＣＥ１４からＤＳＰ１２内の
ＭＰＵＩ２２またはＲＡＭ１２３の内部のデータをアド
レス指定して読み出し可能となる。
［実施例］
本発明の実施例構成図を第２図に示す。
第２図の２０〜２９ば第６図の従来例の構成における６
０〜６９に対応し、２０は入力側のＦＩＦＯ１２１はＤ
ＳＰ、２２はＭＰＵ、２２０はプログラムアドレスバス
、２２１はプログラムデータバス、２３はＲＡＭ、２４
はＲＯＭ、２５は出力側のＦＩＦＯ１２６はＩＣＥ、２
７は代行命令を保持する命令メモリ、２８は制御部、２
９はパソコンを表す。
０〜６９に対応し、２０は入力側のＦＩＦＯ１２１はＤ
ＳＰ、２２はＭＰＵ、２２０はプログラムアドレスバス
、２２１はプログラムデータバス、２３はＲＡＭ、２４
はＲＯＭ、２５は出力側のＦＩＦＯ１２６はＩＣＥ、２
７は代行命令を保持する命令メモリ、２８は制御部、２
９はパソコンを表す。
実施例の構成において、通常のデハソグの動作は従来例
の構成（第６図）について説明した動作と変わらないの
で省略する。第１図の転送指示回路１２１の具体的構成
例がＤＳＰ２１内の回路２１０〜２１６の部分であり、
第１図の制御入力手段は図示しないが、周知のスイッチ
回路（手動またはソフトウェアにより切換えられる）を
用いて発生可能であり、スイッチから発生する制御信号
ＷＡＩＴＯＩ、ＷＡＩＴＴＩがそれぞれ信号線２００．
２０１から供給される。
の構成（第６図）について説明した動作と変わらないの
で省略する。第１図の転送指示回路１２１の具体的構成
例がＤＳＰ２１内の回路２１０〜２１６の部分であり、
第１図の制御入力手段は図示しないが、周知のスイッチ
回路（手動またはソフトウェアにより切換えられる）を
用いて発生可能であり、スイッチから発生する制御信号
ＷＡＩＴＯＩ、ＷＡＩＴＴＩがそれぞれ信号線２００．
２０１から供給される。
第２図の転送指示回路の構成図を第３図（８１に示し、
その真理値を表す図を第３図（ｂｌに示す。
その真理値を表す図を第３図（ｂｌに示す。
第３図（ａｊのイ、において、反転ＥＦは入力側ＦＩＦ
Ｏ２０（第２図）のエンプティフラグの反転信号であり
、ＦＩＦＯ２０が空の状態の時この信号は０”になり、
空きでない時″１”となる。
Ｏ２０（第２図）のエンプティフラグの反転信号であり
、ＦＩＦＯ２０が空の状態の時この信号は０”になり、
空きでない時″１”となる。
ＲはＭＰＵ２２からの読出し制御信号である反転Ｒ１を
インバータ回路２１０でさらに反転した信号であり、読
出しを行う時に“１”となる。
インバータ回路２１０でさらに反転した信号であり、読
出しを行う時に“１”となる。
また、第３図（ａｌの咀において反転ＦＦは出力側ＦＴ
ＦＯ２５（第２図）のフルフラグの反転信号であり、Ｆ
Ｉ ＦＯ２５がフル状態の時この信号は０”になる、
フル状態でないと“１°゛となる。
ＦＯ２５（第２図）のフルフラグの反転信号であり、Ｆ
Ｉ ＦＯ２５がフル状態の時この信号は０”になる、
フル状態でないと“１°゛となる。
ＷはＭＰＵ２２からの書込み制御信号である反転Ｗ１を
インバータ回路２１１でさらに反転した信号であり、書
込みを行う時に“１゛となる。
インバータ回路２１１でさらに反転した信号であり、書
込みを行う時に“１゛となる。
第３図（ａ）イ、と口、のＲ／Ｗの各制御信号の各状態
、反転ＢＦ／反転ＦＦ信号の各状態の組み合わせに対し
て、制御信号ＷＡ Ｉ Ｔ ＩとＷＡＴＩ○の“１”お
よび“０゛′に対してＲＤＹＩ （読出し実行のレデ
ィ信号）およびＲＤＹＯ（書込み実行のレディ信号）の
出力が第３図（ｂｌに示されている。
、反転ＢＦ／反転ＦＦ信号の各状態の組み合わせに対し
て、制御信号ＷＡ Ｉ Ｔ ＩとＷＡＴＩ○の“１”お
よび“０゛′に対してＲＤＹＩ （読出し実行のレデ
ィ信号）およびＲＤＹＯ（書込み実行のレディ信号）の
出力が第３図（ｂｌに示されている。
コレニよれば、ＷＡＩＴ［またはＷＡＴＴＯを０”にす
ることにより、エンプティ状態（反転ＥＦ＝ ” Ｏ°
゛）またはフル状Ｍ（反転ＦＦ−〇″）における読出し
くＲ−“１″）または書込み（Ｗ−“１″）に対し、レ
ディ出力（ＲＤＹＩ。
ることにより、エンプティ状態（反転ＥＦ＝ ” Ｏ°
゛）またはフル状Ｍ（反転ＦＦ−〇″）における読出し
くＲ−“１″）または書込み（Ｗ−“１″）に対し、レ
ディ出力（ＲＤＹＩ。
ＲＤＹＯ）が１”となり、命令を実行でき、エンプティ
フラグやフルフラグを無効化する。
フラグやフルフラグを無効化する。
即ち、読出しくＲ＝”１″）時にＦＩＦｏ２゜が空（反
転ＥＦ−“０”）の場合に、制御信号をＷＡ Ｉ Ｔ
Ｉ−０”、即ち／−ＷＡＩＴに設定することにより、Ｒ
ＤＹＩ−“１” （レディ状態）とすることができ、Ｍ
ＰＵ２２は命令の実行（読出し）が可能となる。この場
合、ＦＩＦＯ２０にはデータが入ってないのに読出すこ
とになるが、それ以前にＩＣＥ２６からホルト要求信号
２８０が出ていると、その命令実行直後にＭＰＵ２２は
そのポル１〜要求に対してホルト許可信号２８１が出力
され、ＩＣＥ２６からＤＳＰ２１の各部にアクセスして
、ＦＩＦＯ２０が空き状態となった時の状況を知るため
の各部のデータを得ることができる。
転ＥＦ−“０”）の場合に、制御信号をＷＡ Ｉ Ｔ
Ｉ−０”、即ち／−ＷＡＩＴに設定することにより、Ｒ
ＤＹＩ−“１” （レディ状態）とすることができ、Ｍ
ＰＵ２２は命令の実行（読出し）が可能となる。この場
合、ＦＩＦＯ２０にはデータが入ってないのに読出すこ
とになるが、それ以前にＩＣＥ２６からホルト要求信号
２８０が出ていると、その命令実行直後にＭＰＵ２２は
そのポル１〜要求に対してホルト許可信号２８１が出力
され、ＩＣＥ２６からＤＳＰ２１の各部にアクセスして
、ＦＩＦＯ２０が空き状態となった時の状況を知るため
の各部のデータを得ることができる。
また、ＷＡＩＴＩ＝”１″、即ちＷＡＩＴに設定すると
、反転ＥＦ−“１” （空きでない状態）かつ読出しく
Ｒ−“１”）の場合にだけＲＤＹ １がパ１”となり、
状態信号（反転ＥＦ）を有効化する。
、反転ＥＦ−“１” （空きでない状態）かつ読出しく
Ｒ−“１”）の場合にだけＲＤＹ １がパ１”となり、
状態信号（反転ＥＦ）を有効化する。
同様に、ＷＡＩＴＯ−“０”、即ちノーＷＡＩＴに設定
すると、書込み（Ｗ−“１”）でフル状態（反転Ｆ Ｆ
＝ ” Ｏ” ）であってもＲＤＹ−１” （レディ
状態）となり、ＭＰＵ２２は命令を実行可能となる。
すると、書込み（Ｗ−“１”）でフル状態（反転Ｆ Ｆ
＝ ” Ｏ” ）であってもＲＤＹ−１” （レディ
状態）となり、ＭＰＵ２２は命令を実行可能となる。
この場合、ＩＣＥ２６からホルト要求信号２８０が出力
されていると、ＦＩＦ○２５への転送（フル状態の中に
データを書込む）が行われるが、その後にホルト許可信
号２８１が入力されて、ＤＳＰ２１内の各部にアクセス
することができる。
されていると、ＦＩＦ○２５への転送（フル状態の中に
データを書込む）が行われるが、その後にホルト許可信
号２８１が入力されて、ＤＳＰ２１内の各部にアクセス
することができる。
また、ＷＡＩＴＯ−１”、即ちＷＡＩＴの設定をする場
合ば、反転ＦＦ−“１”かつ書込み（Ｗ−“１′）の時
ＲＤＹ−“１”となり、状態信号を有効化する。
合ば、反転ＦＦ−“１”かつ書込み（Ｗ−“１′）の時
ＲＤＹ−“１”となり、状態信号を有効化する。
第４図に本発明の他の実施例１の構成図を示し、第５図
に本発明の他の実施例２の構成図を示す。
に本発明の他の実施例２の構成図を示す。
第４図と第５図のいずれの場合も、ＦＩＦＯＤＳＰ−Ｆ
Ｉ ＦＯ−ＤＳＰ−Ｆ Ｉ ＦＯと複数段のディジタ
ルシグナルプロセッサ（ＤＳＰ）により、入力データを
順次に処理する構成となっている。
Ｉ ＦＯ−ＤＳＰ−Ｆ Ｉ ＦＯと複数段のディジタ
ルシグナルプロセッサ（ＤＳＰ）により、入力データを
順次に処理する構成となっている。
そして、Ｉ）ＳＰｌとＤＳＰ２のそれぞれにおいて、本
発明による制御信号ＷＡＴＴＩ、ＷＡＩＴＯが供給され
、それぞれＩＣＥＩ、ＩＣＥ２からのホルト要求に対し
ホルト許可がＭＰＵから得られると、対応するＤＳＰＩ
またはＤＳＰ２にアクセスすることができる。
発明による制御信号ＷＡＴＴＩ、ＷＡＩＴＯが供給され
、それぞれＩＣＥＩ、ＩＣＥ２からのホルト要求に対し
ホルト許可がＭＰＵから得られると、対応するＤＳＰＩ
またはＤＳＰ２にアクセスすることができる。
第４図の構成では、デバッグを実行する場合のデータ、
プログラムの人出力を行う手段であるパソコンを、各イ
ンサーキットエミュレータＴＣＥ１とＩＣＥ２に対応し
て別々に設けて個別に操作される。これに対し第５図の
構成では、各インサーキットエミュレータＩＣＥＩとＩ
ＣＥ２に対し一台のパソコンを共用して操作するもので
ある。
プログラムの人出力を行う手段であるパソコンを、各イ
ンサーキットエミュレータＴＣＥ１とＩＣＥ２に対応し
て別々に設けて個別に操作される。これに対し第５図の
構成では、各インサーキットエミュレータＩＣＥＩとＩ
ＣＥ２に対し一台のパソコンを共用して操作するもので
ある。
［発明の効果］
本発明によれば、ディジタルシグナルプロセッサのデバ
ッグの際、先入れ先出しメモリがエンプティまたはフル
の状態であってもディジタルシグナルプロセッサ内のレ
ジスタ等のリード、ライトを行ってデバッグすることが
可能となる。
ッグの際、先入れ先出しメモリがエンプティまたはフル
の状態であってもディジタルシグナルプロセッサ内のレ
ジスタ等のリード、ライトを行ってデバッグすることが
可能となる。
特に次の■〜■のような条件下でのデバッグを可能とす
ることができる。
ることができる。
■ＦＩＦ○からＭＰＵにウェイトがかかっている状態で
ブレークコマンド（ホルト要求）を実行して、ホルト要
求信号の出力に対しホルト許可信号が規定時間以内に応
答されないでタイムアウトエラーとなった場合。
ブレークコマンド（ホルト要求）を実行して、ホルト要
求信号の出力に対しホルト許可信号が規定時間以内に応
答されないでタイムアウトエラーとなった場合。
■ＤＳＰのプログラムの作成ミスで入力用ＦＩＦＯがエ
ンプティまたは出力用ＦＩＦＯがフルでＭＰＵにウェイ
トがかかっている状態の時ブレークコマンドを実行し、
以下■と同様になる場合。
ンプティまたは出力用ＦＩＦＯがフルでＭＰＵにウェイ
トがかかっている状態の時ブレークコマンドを実行し、
以下■と同様になる場合。
■ＩＣＥを複数台接続し、複数台にホルＩ・要求を出し
、その中でエンプティまたはフルの状態でポル１−要求
がかかり、以下■と同様になる場合。
、その中でエンプティまたはフルの状態でポル１−要求
がかかり、以下■と同様になる場合。
【図面の簡単な説明】
第１図は本発明の基本構成図、第２図は本発明の実施例
構成図、第３図（ａ）は転送指示部の構成図、第３図（
ｂ）は動作真理値を表す図、第４図は他の実施例の１の
構成図、第５図は他の実施例２の構成図、第６図は従来
例の構成図、第７図は従来例の読出しフロー図、第８図
は従来例の書込みフロー図である。 第１図中、 １０：制御入力手段 １１ １３：先入れ先出しメモリ（ＦＩＦＯ）１２：デ
イジタルシグナルプロセ・ンサ（ＤＳＰ）１２１：転送
指示回路 １２２：マイクロプロセッサ（ＭＰＵ）１２３：ＲＡＭ １２４ ＝ＲＯＭ １４：インサーキットエミュレータ（ＩＣＥ）２、 特許出願人 富士通株式会社 復代理人弁理士 穂坂 和雄 Ｖ 口
構成図、第３図（ａ）は転送指示部の構成図、第３図（
ｂ）は動作真理値を表す図、第４図は他の実施例の１の
構成図、第５図は他の実施例２の構成図、第６図は従来
例の構成図、第７図は従来例の読出しフロー図、第８図
は従来例の書込みフロー図である。 第１図中、 １０：制御入力手段 １１ １３：先入れ先出しメモリ（ＦＩＦＯ）１２：デ
イジタルシグナルプロセ・ンサ（ＤＳＰ）１２１：転送
指示回路 １２２：マイクロプロセッサ（ＭＰＵ）１２３：ＲＡＭ １２４ ＝ＲＯＭ １４：インサーキットエミュレータ（ＩＣＥ）２、 特許出願人 富士通株式会社 復代理人弁理士 穂坂 和雄 Ｖ 口
Claims (1)
- 【特許請求の範囲】 前段の先入れ先出しメモリ（１１）から転送されたデー
タを処理して次段の先入れ先出しメモリ（１３）へ転送
するディジタルシグナルプロセッサ（１２）のインサー
キットエミュレータ（１４）によるデバッグ方式におい
て、 該ディジタルシグナルプロセッサ（１２）は、マイクロ
プロセッサ（１２２）と、前記先入れ先出しメモリ（１
１、１３）からのエンプティ信号またはフル信号および
マイクロプロセッサ（１２２）からの書き込み信号また
は読み出し信号を受けて転送を行うためのレディ信号を
発生する転送指示回路（１２１）を備え、 前記エンプティ信号またはフル信号を有効化または無効
化する制御入力手段（１０）を設け、インサーキットエ
ミュレータ（１４）によるホルト要求に対し前記転送指
示回路（１２１）からレディ信号が発生できない時に前
記制御入力手段（１０）から制御入力を印加して前記エ
ンプティ信号またはフル信号を無効化することによりレ
ディ信号を発生して前記ホルト要求を許可する制御を行
うことを特徴とするディジタルシグナルプロセッサのデ
バッグ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235176A JP2520158B2 (ja) | 1988-09-20 | 1988-09-20 | ディジタルシグナルプロセッサのデバッグ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63235176A JP2520158B2 (ja) | 1988-09-20 | 1988-09-20 | ディジタルシグナルプロセッサのデバッグ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282323A true JPH0282323A (ja) | 1990-03-22 |
| JP2520158B2 JP2520158B2 (ja) | 1996-07-31 |
Family
ID=16982194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63235176A Expired - Fee Related JP2520158B2 (ja) | 1988-09-20 | 1988-09-20 | ディジタルシグナルプロセッサのデバッグ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2520158B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553859A (ja) * | 1991-02-04 | 1993-03-05 | Analog Devices Inc <Adi> | デイジタル信号プロセツサ・エミユレーシヨン用リアルタイム信号分析装置およびその方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214441A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | プロセツサのホルト制御方式 |
| JPS63118648U (ja) * | 1987-01-26 | 1988-08-01 |
-
1988
- 1988-09-20 JP JP63235176A patent/JP2520158B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214441A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | プロセツサのホルト制御方式 |
| JPS63118648U (ja) * | 1987-01-26 | 1988-08-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553859A (ja) * | 1991-02-04 | 1993-03-05 | Analog Devices Inc <Adi> | デイジタル信号プロセツサ・エミユレーシヨン用リアルタイム信号分析装置およびその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2520158B2 (ja) | 1996-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |