JPH08328994A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、メモリ間における実質的に高速な
データ転送を行う情報処理装置を提供する。 【構成】 複数の機器２，６，７を有する情報処理装置
において、同時に複数のデータの入出力が可能で、複数
の機器２，６，７が共通して使用するマルチポートメモ
リ８と、複数の機器２，６，７の各々に対して、各機器
の用いる仮想アドレスとマルチポートメモリの実アドレ
スとの間のアドレス変換を行うアドレス変換手段３１，
３３，３４と、このアドレス変換手段における各機器の
有する仮想アドレスとマルチポートメモリの実アドレス
との間のアドレス変換の対応関係を変更することによっ
て、実質的に機器間のデータ転送を行うアドレス変換関
係変更手段３０，３１，３３，３４，２とを備えた情報
処理装置。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各種情報処理を行う情
報処理装置に係り、特に、データの転送技術を改良した
情報処理装置に関する。

【０００２】

【従来の技術】従来から、計算機システムすなわち情報
処理装置においては、データの転送はバスを経由して行
われている。これは、ＣＰＵがデータを処理するときの
ＣＰＵ〜メモリ間のデータ転送のみでなく、情報処理装
置全体が複数のメモリを持つときのメモリ間のデータ転
送においても同様である。

【０００３】図７は、従来の情報処理装置を示す構成図
である。図７において、ＣＰＵ４１は、ＣＰＵバス４２
を介してメモリ４３、その他の図示しない機器（例えば
アフィン変換用コントローラ）等にアクセスし、必要な
データ処理を行う。

【０００４】ＣＰＵバス４２には、ＩＯ（入出力）バス
コントローラ４４を介してさらにＩＯバス４５が接続さ
れている。ＩＯバス４５には、ディスプレイコントロー
ラ４６を介してＶ（ビデオ）ＲＡＭ４７及びディスプレ
イ４８が接続され、同様にＩＯインターフェース回路４
９を介してバッファメモリ５０及び入出力ポート５１が
接続されている。また、入出力ポート５１には図示しな
い外部機器が接続されている。

【０００５】このように構成された従来の情報処理装置
において、データ転送は以下のように行われる。まず、
ＣＰＵ４１は、メモリ４３にアクセスして必要なデータ
処理を行った後、当該処理データを再びメモリ４３に保
存する。

【０００６】そして、ＶＲＡＭ４７又はバッファメモリ
５０にデータ転送が必要であれば、ＣＰＵ４１は、ＣＰ
Ｕバス４２とＩＯバス４５を経由して、メモリ４３〜Ｖ
ＲＡＭ４７間もしくはメモリ４３〜バッファメモリ５０
間のデータ転送を行う。

【０００７】その後、ディスプレイコントローラ４６に
よるＶＲＡＭ４７内データのディスプレイ４８への表
示、もしくは、ＩＯインターフェース回路４９によるバ
ッファメモリ５０内データの外部機器への出力等が行わ
れる。

【０００８】一方、例えば外部機器から入出力ポート５
１を介してバッファメモリ５０にデータの入力があった
とき、一旦、バッファメモリ５０に保存されたデータ
は、ＩＯバス４５とＣＰＵバス４２を経由してメモリ４
３に転送される。その後、ＣＰＵ４１は、メモリ４３に
アクセスして必要なデータ処理等を行う。

【０００９】

【発明が解決しようとする課題】しかしながら、ＣＰＵ
バス４２やＩＯバス４５を経由したデータ転送にはある
程度時間がかかり、特に、イメージデータのような大量
のデータを転送する場合にはかなりの時間を要するた
め、より高速にデータ転送できることが望まれている。

【００１０】例えば外部機器から入力されたイメージデ
ータをアフィン変換して、ディスプレイに表示する場
合、バッファメモリ５０に入力されたデータをメモリ４
３に転送して、ＣＰＵ４１でアフィン変換を行った後、
さらにアフィン変換後のデータをメモリ４３からＶＲＡ
Ｍ４７に転送する手続きをしなければならない。

【００１１】このような一連の手続きを行った後、初め
てディスプレイコントローラ４６からディスプレイ４８
に回転、縮小、拡大等のアフィン変換を施したイメージ
データを表示することができる。

【００１２】上記したように、従来の情報処理装置は、
ＣＰＵバス４２やＩＯバス４５を経由して、データ転送
するのに時間を要する問題点があり、特に、イメージデ
ータをアフィン変換して使用する場合、この問題はさら
に深刻になる。

【００１３】一方、バスを経由したデータ転送を行う
と、データ転送中はバスが占領されて、他の目的に使用
できないという問題点もある。例えば外部機器からデー
タをバッファメモリ５０に入力すると、当該データをメ
モリ４３に転送する必要を生じるが、データ転送間は、
ＣＰＵバス４２及びＩＯバス４５が占領されてしまうの
で、ＣＰＵ４１による他のデータの処理等の作業を行う
ことができない。

【００１４】本発明は、このような実情を考慮してなさ
れたもので、その第１の目的は、メモリ間における実質
的に高速なデータ転送を行う情報処理装置を提供するこ
とである。

【００１５】第２の目的は、高速なアフィン変換を行う
情報処理装置を提供することである。さらに、本発明の
目的は、メモリに対する同時書き込みがあってもそれを
回避する情報処理装置を提供することにある。

【００１６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に対応する発明は、メモリに対してデータ
の入出力を行う複数の機器を有する情報処理装置におい
て、メモリは、同時に複数のデータの入出力が可能で、
複数の機器が共通して使用するマルチポートメモリであ
り、複数の機器の各々に対して、各機器の用いる仮想ア
ドレスとマルチポートメモリの実アドレスとの間のアド
レス変換を行うアドレス変換手段と、このアドレス変換
手段における各機器の有する仮想アドレスとマルチポー
トメモリの実アドレスとの間のアドレス変換の対応関係
について、機器間のデータ転送の実行と同等な変更を行
うアドレス変換関係変更手段とを備えた情報処理装置で
ある。

【００１７】また、請求項２に対応する発明は、メモリ
に対してデータの入出力を行う複数の機器を有する情報
処理装置において、メモリは、同時に複数のデータの入
出力が可能で、複数の機器が共通して使用するマルチポ
ートメモリであり、複数の機器の各々に対して、各機器
の用いる仮想アドレスとマルチポートメモリの実アドレ
スとの間のアドレス変換を行うアドレス変換手段と、こ
のアドレス変換手段における各機器の有する仮想アドレ
スとマルチポートメモリの実アドレスとの間のアドレス
変換の対応関係について、アフィン変換を行うのと同等
な変更を行うアドレス変換関係変更手段とを備えた情報
処理装置である。

【００１８】さらに、請求項３に対応する発明は、請求
項１又は２に対応する発明において、マルチポートメモ
リの同一アドレスに書き込みがなされるとき、正常な書
き込み順序を確保する正常書込手段を備えた情報処理装
置である。

【００１９】

【作用】したがって、まず、請求項１に対応する発明の
情報処理装置においては、マルチポートメモリに対し
て、各機器は同時にアクセス可能である。次に、アドレ
ス変換手段によって、各機器がマルチポートメモリにア
クセスする際、各機器の用いる仮想アドレスとマルチポ
ートメモリの実アドレスとの間のアドレス変換が行われ
ので、実際には各機器が共通にマルチポートメモリを用
いているにもかかわらず、各機器に対してそれぞれメモ
リが配置されたのと見掛上同じ動作が行われている。

【００２０】このような動作が行われている状況で、あ
る機器から別の機器にデータ転送を行いたいとき、すで
に共通なメモリ上にデータが記憶されているので、その
アクセスの対応関係を変えるだけで、実質的にデータ転
送を行ったのと同じ効果が得られる。

【００２１】すなわち、アドレス変換関係変更手段によ
って、アドレス変換手段における各機器の有する仮想ア
ドレスとマルチポートメモリの実アドレスとの間のアド
レス変換の対応関係が必要な異なる対応関係に変更され
ると、実質的に機器間でデータ転送を行ったのと同じで
ある。

【００２２】このようにして、高速なデータ転送が実現
される。また、請求項２に対応する発明の情報処理装置
においては、請求項１に対応する発明と同様に作用する
他、アドレス変換関係変更手段によって、アドレス変換
手段における各機器の有する仮想アドレスとマルチポー
トメモリの実アドレスとの間のアドレス変換の対応関係
が、あるデータ領域内でイメージデータのアフィン変換
を行うのと実質的に同じ関係に変換される。

【００２３】つまり、これは、イメージデータのアフィ
ン変換がイメージデータそのものを処理しなくても、イ
メージデータを格納するメモリのアドレスデータを加工
することによっても実現することが可能であることを利
用している。

【００２４】このようにして、高速なアフィン変換が実
現される。さらに、請求項３に対応する発明の情報処理
装置においては、請求項１又は２に対応する発明と同様
に作用する他、正常書込手段によって、マルチポートメ
モリの同一アドレスに書き込みがなされるとき、正常な
書き込み順序が確保される。したがって、本発明の情報
処理装置は、メモリアクセスについて安定して動作し、
また、複数の同時アクセスが可能なので全体的な高速化
が図れる。

【００２５】

【実施例】以下、本発明の実施例について説明する。図
１は本発明の一実施例に係る情報処理装置の全体構成を
示すブロック図であり、図２は同実施例の主要部分の構
成を示すブロック図である。

【００２６】この情報処理装置は、各機器に共通して用
いられるマルチポートメモリ８を有しており、ＣＰＵ２
等の各機器が用いる仮想アドレス空間は、アドレス変換
されて、マルチポートメモリ８の持つ実アドレス空間に
対応している。各機器の仮想アドレス空間は必ずしも共
通でなく、例えばＯＳ空間とＩＯ空間のように別れてい
てもよい。

【００２７】図１において、コントロールバス，データ
バス，アドレスバスを含むＣＰＵバス１にＣＰＵ２とメ
モリコントローラ３とが接続され、さらに、ＩＯバスコ
ントローラ４を介してコントロールバス，データバス，
アドレスバスを含むＩＯバス５が接続されている。

【００２８】ＩＯバス５には、ディスプレイコントロー
ラ６と入出力インターフェース７とが接続されている。
さらに、メモリコントローラ３に接続されているアドレ
スコントロール信号線３１１とデータ信号線３２１とア
ドレスコントロール信号線３３１とアドレスコントロー
ル信号線３４１とが、複数のデータが同時に入出力可能
なマルチポートメモリ８に接続されている。

【００２９】ＣＰＵ２は、ＣＰＵバス１及びメモリコン
トローラ３を介し、さらにアドレスコントロール信号線
３１１とデータ信号線３２１と介してマルチポートメモ
リ８に接続されており、マルチポートメモリ８に対して
データ入出力可能である。また、ＣＰＵ２はメモリコン
トローラ３に対する制御を行う。

【００３０】ディスプレイコントローラ６は、アドレス
コントロール信号線６１、メモリコントローラ３及びア
ドレスコントロール信号線３３１を介してマルチポート
メモリ８に接続されると共に、データ信号線６２を介し
てマルチポートメモリ８に接続されており、マルチポー
トメモリ８に対してデータ入出力可能である。

【００３１】また、ディスプレイコントローラ６は、デ
ィスプレイ９と接続されており、マルチポートメモリ８
から読み出したデータをこのディスプレイ９に表示する
ことができる。さらに、ＩＯバス５からデータを入力し
て、このデータをマルチポートメモリ８に書き込むこと
ができる。

【００３２】一方、入出力インターフェース７は、アド
レスコントロール信号線７１、メモリコントローラ３及
びアドレスコントロール信号線３４１を介してマルチポ
ートメモリ８に接続されると共に、データ信号線７２を
介してマルチポートメモリ８に接続されており、マルチ
ポートメモリ８に対してデータ入出力可能である。

【００３３】また、入出力インターフェース７は、入出
力ポート１０と接続されており、マルチポートメモリ８
から読み出したデータを入出力ポート１０から出力し、
さらに、入出力ポート１０から入力したデータをマルチ
ポートメモリ８に書き込むことができる。なお、入出力
インターフェース７は、ＩＯバス５を介しての入出力ポ
ート１０に対するデータ入出力も可能である。

【００３４】マルチポートメモリ８は、複数アドレスに
対する各々のデータの同時入出力が可能なメモリであっ
て、ＣＰＵ２、ディスプレイコントローラ６及び入出力
インターフェース７からの同時なデータ読み出し又は書
き込みが可能である。

【００３５】ＩＯバスコントローラ４は、ＣＰＵバス１
とＩＯバス５との間に接続されると共に、メモリコント
ローラ３と信号線３５１で接続されている。ＩＯバスコ
ントローラ４は、ＣＰＵバス１とＩＯバス５との間のデ
ータ転送及びバスの調停（アービトレーション）を行
い、さらに、信号線３５１から割り込み信号を入力した
ときには、ＩＯバス５上でその時実行中の書き込みを一
時保留する制御を行う。

【００３６】図２はメモリコントローラの詳細構成図で
ある。メモリコントローラ３は、ＣＰＵ２、ディスプレ
イコントローラ６及び入出力インターフェース７からの
マルチポートメモリ８に対するデータの入出力を制御
し、データの入出力に際し、マルチポートメモリ８の持
つ実アドレスと各機器の用いている仮想アドレスとの間
の変換を行っている。また、メモリコントローラ３の有
する実アドレス空間と仮想アドレス空間との対応関係を
変更することも可能である。

【００３７】メモリコントローラ３は、制御回路３０と
アドレス制御回路３１とデータ制御回路３２とアドレス
制御回路３３とアドレス制御回路３４と排他制御回路３
５とによって構成されている。

【００３８】制御回路３０は、ＣＰＵバス１に接続さ
れ、ＣＰＵ２からアドレスコントロール信号およびデー
タを受取る。さらに、制御回路３０は、アドレス制御回
路３１とデータ制御回路３２とアドレス制御回路３３と
アドレス制御回路３４と排他制御回路３５と接続されて
おり、メモリコントローラ３全体の制御を行う。

【００３９】また、制御回路３０は、ＣＰＵ２からの指
令およびデータをもとに各アドレス制御回路３１、３
３、３４内の実アドレス，仮想アドレス間のアドレス変
換テーブルの書き替え、又は、実アドレス，仮想アドレ
ス間のアドレス変換のためのアドレス演算回路のパラメ
ータの書き替えを各信号線３０５、３０１、３０２を介
して行う。

【００４０】さらに、制御回路３０は、例えばマルチポ
ートメモリ８の同実アドレスにデータの書き込みが行わ
れるような場合で、排他制御回路３５からの割り込み信
号をＣＰＵ２が受取り、さらに、ＣＰＵ２から指示を受
けたとき、又は、排他制御回路３５から割り込み信号を
受信したとき、停止制御の必要なアドレス制御回路に対
して、マルチポートメモリ８に対するデータの書き込み
を一時停止するような制御を信号線３０３を介して行
う。

【００４１】アドレス制御回路３１は、ＣＰＵバス１と
アドレスコントロール信号線３１１とに接続されてい
る。また、アドレス制御回路３１は、アドレス変換テー
ブルおよびアドレス演算回路を備え、これらの何れかで
ＣＰＵ２から入力した仮想アドレスをマルチポートメモ
リ８の実アドレスに変換して、アドレスコントロール信
号線３１１からマルチポートメモリ８へ送出する。受け
取ったアドレスを無変換のままマルチポートメモリに送
出することも可能である。

【００４２】データ制御回路３２は、ＣＰＵバス１とデ
ータ信号線３２１とに接続され、また信号線２０４を介
して制御回路３０と接続されている。また、データ制御
回路３２は、バッファもしくはレジスタを内臓し、ＣＰ
Ｕ２からマルチポートメモリ８へのデータ送出を高速
に、効率的に行うための制御を行っている。

【００４３】この回路は、ＣＰＵ２からのデータ入出力
が、ディスプレイコントローラ６及び入出力インターフ
ェース７からのデータ入出力に比べて多いために設けら
れている。したがって、例えばディスプレイコントロー
ラ６又は入出力インターフェース７からのデータ入出力
が非常に多い場合には、データ制御回路３２と同様な回
路をディスプレイコントローラ６又は入出力インターフ
ェース７に設ければよい。さらに、例えばＣＰＵ２から
のデータ入出力がデータ制御回路３２を必要とするほど
多くない場合には、メモリコントローラ３からデータ制
御回路３２を取り除き、データ信号線３２１はＣＰＵバ
ス１に直接接続する。

【００４４】アドレス制御回路３３は、アドレスコント
ロール信号線６１を介してディスプレイコントローラ６
に接続され、一方、アドレスコントロール信号線３３１
を介してマルチポートメモリ８に接続されている。ま
た、アドレス制御回路３３は、アドレス変換テーブルお
よびアドレス演算回路を備え、ＣＰＵ２，マルチポート
メモリ８の場合と同様に、ディスプレイコントローラ
６，マルチポートメモリ８間のアドレス変換を行う。

【００４５】アドレス制御回路３４は、アドレスコント
ロール信号線７１を介して入出力インターフェース７に
接続され、一方、アドレスコントロール信号線３４１を
介してマルチポートメモリ８に接続されている。また、
アドレス制御回路３４も同様に、アドレス変換テーブル
およびアドレス演算回路を備え、入出力インターフェー
ス７，マルチポートメモリ８間のアドレス変換を行う。

【００４６】排他制御回路３５は、アドレスコントロー
ル信号線３１１、３３１、３４１と接続されており、各
信号線上を伝送するアドレスを監視している。また、排
他制御回路３５は、マルチポートメモリ８の同一実アド
レスに同時に書き込みが行われていることをアドレスの
監視より検出すると、信号線３５１に割り込み信号を出
力する。信号線３５１は、ＣＰＵ２又はＩＯバスコント
ローラ４の一方もしくは両方に接続されており、本実施
例では両方に接続されている。また、割り込み信号は、
信号線３０３を介して制御回路に直接入力するようにし
てもよい。

【００４７】なお、アドレス変換手段は、例えばアドレ
ス制御回路３１、３３、３４によって構成されている。
また、アドレス変換関係変更手段は、例えばアドレス制
御回路３１、３３、３４と制御回路３０とＣＰＵ２と必
要な変更プログラム及びデータとによって構成されてい
る。さらに、正常書込手段は、例えば排他制御回路３５
と制御回路３０とＣＰＵ２と必要な割り込み処理プログ
ラムとによって構成されている。

【００４８】以上のように構成された本実施例に係わる
情報処理装置は、各機器に接続されたメモリが共通のマ
ルチポートメモリであるため、以下のような動作を実現
することができる。 １）仮想アドレス空間と実アドレス空間との間のアドレ
ス変換の対応関係の変更による見掛上の高速データ転送 ２）仮想アドレス空間と実アドレス空間との間のアドレ
ス変換の対応関係の変更機能を用いた高速なアフィン変
換 ３）マルチポートメモリ８の使用による各機器からメモ
リへの同時アクセスの実現と同時アクセス実現による情
報処理装置全体の高速化 １）〜３）の動作について、各々説明する。

【００４９】まず、１）のアドレス変換の対応関係の変
更による見掛上の高速データ転送は、各アドレス制御回
路３１、３３、３４内のアドレス変換テーブル又はアド
レス演算回路パラメータの変更によって実現される。

【００５０】本実施例による高速データ転送を行わず、
ＣＰＵバス１やＩＯバス５を用いた通常のデータ転送を
行う場合には、アドレス変換の対応関係を変更する必要
はない。また、データ転送に関係しない入出力を行う場
合も後述するアフィン変換の場合を除いてアドレス変換
の対応関係を変更する必要はない。このとき、ＣＰＵ
２、ディスプレイコントローラ６及び入出力インターフ
ェース７の各機器からマルチポートメモリ８に対するの
入出力は、各アドレス制御回路を介して通常のメモリに
入出力するのと見掛上同じである。

【００５１】また、各アドレス制御回路３１、３３、３
４内のアドレス変換は、アドレス変換テーブル又はアド
レス演算回路の内、制御回路３０により指定された一方
を用いる。アドレス変換テーブルは高速であるが、予め
テーブルそのもののデータを用意しておく必要があり、
アドレス演算回路はアドレス変換テーブルほど高速では
ないが、きめ細かいアドレス変換の対応関係の指定が可
能である。何れを用いるかは、アドレス変換の対応関係
の変更を行うことまで考慮にいれて行う。

【００５２】仮想アドレスと実アドレスとの間のアドレ
ス変換の対応関係を変更することによる見掛上の高速デ
ータ転送の考え方を図３（ａ），（ｂ）を用いて説明す
る。ここで、「見掛上の高速データ転送」と呼んでいる
のは、メモリ素子間で実際のデータの移動が行われるの
ではなく、アドレス変換を行うことによって、実質的に
データの移動が行われたのと同等の効果を生じさせてい
るからである。

【００５３】まず、図３（ａ）において、各機器が用い
る仮想アドレス空間は、ＣＰＵ２の用いる仮想アドレス
空間をＯＳ＆ユーザ用空間とし、ディスプレイコントロ
ーラ６及び入出力インターフェース７の用いる仮想アド
レス空間をＩＯ空間として分けることができる。このと
き、便宜上、ＯＳ＆ユーザ用空間をさらに、Ｏ１〜Ｏ７
に分け、ＩＯ空間をＩ１〜Ｉ３に分ける。実アドレス空
間は、便宜上Ｊ１〜Ｊ１０に分割され、Ｊ１〜Ｊ７はＯ
１〜Ｏ７に対応し、Ｊ７〜Ｊ１０はＩ１〜Ｉ３に対応し
ている（Ｔ１１）。

【００５４】次に、例えばＣＰＵ２によって演算を行
い、演算結果をＯＳ＆ユーザ用空間のＯ７に格納する
（Ｔ１２）。タイミングＴ１２でＯＳ＆ユーザ用空間の
Ｏ７に格納されたデータをディスプレイコントローラ６
又は入出力インターフェース７に対応するメモリ内、す
なわちマルチポートメモリ８のＩＯ空間に転送する。

【００５５】この転送は、実アドレス空間に対する仮想
アドレス空間の割り当てを変更、すなわちアドレス変換
の対応関係を変更することで行われる。つまり、アドレ
ス制御回路内のアドレス変換テーブル又はアドレス演算
回路パラメータを変更することにより、Ｊ１〜Ｊ６はＯ
１〜Ｏ６に対応し、Ｊ７はＩ３に対応し、Ｊ８〜Ｊ９は
Ｉ１〜Ｉ２に対応し、Ｊ１０はＯ７に対応するようにす
る（Ｔ１３）。

【００５６】このようにして、アドレス変換テーブル又
はアドレス演算回路パラメータを変更するたけで、実質
的にＯＳ＆ユーザ用空間のデータがＩＯ空間に転送され
たことになる。

【００５７】このとき、アドレス演算回路パラメータを
変更してデータ転送を行う場合は、アドレス演算回路の
パラメータをアドレス空間を入れ替える部分のみアドレ
ス変換の対応関係が変わるようにパラメータを算出して
設定し直す。

【００５８】また、アドレス変換テーブルを変更してデ
ータ転送を行う場合は、例えば前アドレス空間を幾つか
に分割しておき、この分割されたアドレス空間の組み合
わせからなる複数種類のアドレス変換テーブルを用意
し、コマンドによって必要なアドレス変換テーブルに入
れ替えればよい。

【００５９】次に、図３（ｂ）において、ＣＰＵ２が用
いる仮想アドレス空間をＯＳ＆ユーザ用空間とし、ディ
スプレイコントローラ６及び入出力インターフェース７
の用いる仮想アドレス空間であるＩＯ空間がＯＳ＆ユー
ザ用空間に含まれる場合を考える。このとき、便宜上、
ＯＳ＆ユーザ用空間をＯ１〜Ｏ１０に分け、ＩＯ空間を
Ｉ１〜Ｉ３に分ける。ＩＯ空間はＯＳ＆ユーザ用空間に
含まれ、Ｉ１〜Ｉ３がＯ８〜Ｏ１０に対応している。

【００６０】また、実アドレス空間は、便宜上Ｊ１〜Ｊ
１０に分割され、Ｊ１〜Ｊ１０はＯ１〜Ｏ１０に対応し
ている（Ｔ２１）。このとき、例えばＯＳ＆ユーザ用空
間内のＯ５にあるデータを演算し、ＩＯ空間内のＩ１に
データ転送する場合を考える。

【００６１】ＯＳ＆ユーザ用空間内のＯ５はＣＰＵ２に
よって演算される。その演算結果はアドレス変換テーブ
ル又はアドレス演算回路パラメータに必要な変更が加え
られることにより、ＩＯ空間内のＩ１に格納される（Ｔ
２２）。

【００６２】タイミングＴ２２で演算結果がＩＯ空間内
のＩ１に格納されたことにより、実質的にデータが転送
されたことになっている。なお、ここでは説明の都合
上、仮想アドレス空間と実アドレス空間を１：１に対応
させたが、仮想アドレス空間は、現実のメモリ素子に対
応する実アドレス空間よりも大きくとることができるの
で、これらは必ずしも１：１に対応するわけではない。

【００６３】次に、アドレス変換テーブル又はアドレス
演算回路パラメータの変更について図４に示す流れ図を
用いて説明する。まず、仮想アドレスと実アドレスとの
間のアドレス変換の対応関係を変更するか否かが判定さ
れる（ＳＴ１１）。

【００６４】ステップＳＴ１１において、アドレス変換
の対応関係を変更しない場合は、終了し、変更する場合
は、ステップＳＴ１２に進む。ステップＳＴ１２におい
て、アドレス変換テーブルを使用すると判定されると、
アドレス変換テーブルが変更され、かつ、アドレス変換
の際、これを用いるように設定されて（ＳＴ１３）、終
了する。

【００６５】一方、アドレス変換テーブルが使用されな
い場合（ＳＴ１２）、アドレス演算回路が使用されるか
否かの判定がされ（ＳＴ１４）、アドレス演算回路が使
用される場合、アドレス演算回路のパラメータが変更さ
れ、かつ、アドレス変換の際、これを用いるように設定
されて（ＳＴ１５）、終了する。

【００６６】また、アドレス演算回路が使用されない場
合、エラー処理が行われて（ＳＴ１６）、終了する。次
に、２）の高速なアフィン変換は、各アドレス制御回路
３１、３３、３４内のアドレス変換テーブル又はアドレ
ス演算回路パラメータの変更によって実現される。

【００６７】アフィン変換とは、本来、イメージデータ
を処理し、原イメージデータの回転、縮小、拡大等を行
う変換である。しかし、アフィン変換は、イメージデー
タそのものを処理しなくても、イメージデータを格納す
るメモリのアドレスデータを加工することによっても実
現することが可能である。

【００６８】つまり、一群のイメージデータに対応する
各アドレスのイメージデータ〜アドレス対応関係を
（１）式に従って変更し、例えばアドレス（ｘ、ｙ）を
アクセスしたときにアドレス（Ｘ、Ｙ）のデータを読み
出すようにすると、実質的にアフィン変換されたことに
なる。

【００６９】 Ｘ＝ａｘ＋ｂｙ …（１） Ｙ＝ｃｘ＋ｄｙ ここで、ａ、ｂ、ｃ、ｄは、アフィン変換のためのパラ
メータ。

【００７０】したがって、本実施例のアドレス制御回路
における仮想アドレスと実アドレスとの間のアドレス変
換の対応関係の変更機能を用いると、このようなアフィ
ン変換を容易に実現できる。すなわち、（１）式に対応
するように、アドレス変換テーブル又はアドレス演算回
路パラメータを変更すると、それだけでアフィン変換が
行われたことになる。

【００７１】アフィン変換によりイメージデータの加工
を行った場合、多くは、その変換結果をディスプレイ９
に表示させるが、図３（ａ）又は（ｂ）のケースと同様
にデータ転送も合わせて行えるようすれば、一度のアド
レス変換テーブル又はアドレス演算回路パラメータの変
更だけで、アフィン変換とデータ転送を同時に行ったこ
とになる。

【００７２】この場合における図３（ａ）に対応するケ
ースを図５に示す。高速データ転送の手順は、図３
（ａ）の場合と同様であるので、その説明を省略する。
また、アドレス変換テーブル又はアドレス演算回路パラ
メータの変更手順は、図４の場合と同様であるので、説
明を省略する。

【００７３】次に、３）のマルチポートメモリ８の使用
による各機器からメモリへの同時アクセスの実現と同時
アクセス実現による情報処理装置全体の高速化について
説明する。

【００７４】ＣＰＵ２とディスプレイコントローラ６お
よび入出力インターフェース７からのマルチポートメモ
リ８に対する入出力が独立して行われ得るので、高速デ
ータ転送機能と相俟って情報処理装置の全体的な高速化
がはかられることになる。

【００７５】例えば電子メールの受信時や電子メール発
信における再送信時、イメージデータのディスプレイ９
への出力時等において、マルチポートメモリ８への同時
アクセスが起こり得る。

【００７６】このようなとき、マルチポートメモリ８の
同一実アドレスに同時に書き込みがあると、不都合が生
じる。したがって、図６に示す手順により同一実アドレ
スへの同時に書き込みが回避される。

【００７７】まず、排他制御回路３５による監視により
同一実アドレスに書き込みが行われるかが判定される
（ＳＴ２１）。書き込みが行われないと判定されると終
了し、書き込みが行われると判定されると、排他制御回
路３５が割り込み信号を発生する。

【００７８】さらに、排他制御回路３５が生成した割り
込みは、ＣＰＵ２，ＩＯバスコントローラ４の何れか一
方もしくは両方に入力される。ＩＯバスコントローラ４
に信号線３５１が接続されている場合、ＩＯバスコント
ローラ４は、ＩＯバス５上の機器がその時実行している
書き込みを一時保留し、さらに、ＣＰＵバス１を介して
ＣＰＵ２に割り込みをかける。また、ＣＰＵバス１に信
号線３５１が接続されている場合、ＣＰＵ２に直接割り
込みがかかる。

【００７９】このようにＩＯバスコントローラ４からも
しくは信号線３５１から直接にＣＰＵ２に割り込みが伝
達され（ＳＴ２２）、ＣＰＵ２が割り込み処理ルーチン
を開始する。

【００８０】ＣＰＵ２は、メモリコントローラ３を介し
て、マルチポートメモリ８から割り込み処理プログラム
を読み出して実行する。割り込み処理プログラムでは、
マルチポートメモリ８に対する書き込み順序の制御、書
き込みの禁止・許可、アドレス制御回路３１、３３、３
４の設定等を行い、正常な書き込みシーケンスを確保し
て（ＳＴ２３）、終了する。

【００８１】このように本実施例によれば、複数アドレ
スに対する各々のデータの同時入出力が可能なメモリで
あるマルチポートメモリ８を設け、メモリコントローラ
３を介してマルチポートメモリ８に対するアドレスを制
御して、ＣＰＵ２、ディスプレイコントローラ６及び入
出力インターフェース７から独立してデータの入出力を
可能とし、仮想アドレスからマルチポートメモリ８の実
アドレスへのアドレス変更の対応関係を変更することに
より見掛上のデータ転送をするようにしたので、例えば
ＣＰＵ２のメモリに相当する部分からディスプレイコン
トローラ６が制御するメモリの部分へ、多量のデータを
高速に転送することができる。

【００８２】また、アドレス変更の対応関係を変更する
ことにより、実質的にアフィン変換を行うようにしたの
で、イメージデータ等を高速にアフィン変換を行うこと
ができると共に、アフィン変換と同時のデータ転送を行
うこともできる。

【００８３】さらに、排他制御回路３５を設け、マルチ
ポートメモリ８へ入出力されるアドレスを監視し、同一
アドレスに同時に書き込みが起こったとき、割り込みを
発生して正常な書き込みシーケンスが確保されるように
したので、ＣＰＵ２、ディスプレイコントローラ６及び
入出力インターフェース７からマルチポートメモリ８に
独立してデータ入出力ができる。したがって、高速のデ
ータ転送機能と相俟って、本実施例の情報処理装置を全
体としてより一層高速に動作させることができる。

【００８４】なお、本実施例は、マルチポートメモリ８
に対応させるＩＯ機器についてディスプレイコントロー
ラ６と入出力インターフェース７について取り扱った
が、本発明は、この２種の機器のみについてしか実施で
きないのではなく、メモリにアクセスを行う各種機器に
対応できるものである。

【００８５】

【発明の効果】以上詳記したように本発明の情報処理装
置においては、マルチポートメモリを用い、このマルチ
ポートメモリに対するアドレス変換の対応関係を変更す
ることによって、メモリ間における実質的な高速データ
転送、又は高速アフィン変換を実行できる。さらに、本
発明の情報処理装置においては、メモリに対する同時書
き込みがあってもそれを回避することができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る情報処理装置の全体構
成を示すブロック図。

【図２】同実施例装置のメモリコントローラの詳細構成
を示すブロック図。

【図３】アドレス変換の対応関係の変更による見掛上の
データ転送の説明図。

【図４】アドレス変換の対応関係の変更の手順を示す流
れ図。

【図５】同一アドレスに書き込みがあったときの割り込
み手順を示す流れ図。

【図６】アフィン変換及びデータ転送の一例を示す説明
図。

【図７】従来の情報処理装置を示すブロック図。

【符号の説明】

１…ＣＰＵバス、２…ＣＰＵ、３…メモリコントロー
ラ、３０…制御回路、３１，３３，３４…アドレス制御
回路、３５…排他制御回路、４…ＩＯバスコントロー
ラ、５…ＩＯバス、６…ディスプレイコントローラ、７
…入出力インターフェース。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 メモリに対してデータの入出力を行う複
   数の機器を有する情報処理装置において、 前記メモリは、同時に複数のデータの入出力が可能で、
   前記複数の機器が共通して使用するマルチポートメモリ
   であり、 前記複数の機器の各々に対して、各機器の用いる仮想ア
   ドレスと前記マルチポートメモリの実アドレスとの間の
   アドレス変換を行うアドレス変換手段と、 このアドレス変換手段における各機器の有する仮想アド
   レスと前記マルチポートメモリの実アドレスとの間のア
   ドレス変換の対応関係について、前記機器間のデータ転
   送の実行と同等な変更を行うアドレス変換関係変更手段
   とを備えたことを特徴とする情報処理装置。
2. 【請求項２】 メモリに対してデータの入出力を行う複
   数の機器を有する情報処理装置において、 前記メモリは、同時に複数のデータの入出力が可能で、
   前記複数の機器が共通して使用するマルチポートメモリ
   であり、 前記複数の機器の各々に対して、各機器の用いる仮想ア
   ドレスと前記マルチポートメモリの実アドレスとの間の
   アドレス変換を行うアドレス変換手段と、 このアドレス変換手段における各機器の有する仮想アド
   レスと前記マルチポートメモリの実アドレスとの間のア
   ドレス変換の対応関係について、アフィン変換を行うの
   と同等な変更を行うアドレス変換関係変更手段とを備え
   たことを特徴とする情報処理装置。
3. 【請求項３】 請求項１又は２記載の情報処理装置にお
   いて、 前記マルチポートメモリの同一アドレスに書き込みがな
   されるとき、正常な書き込み順序を確保する正常書込手
   段を備えたことを特徴とする情報処理装置。