JPH02171934A - 仮想計算機システム - Google Patents
仮想計算機システムInfo
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- JPH02171934A JPH02171934A JP63325802A JP32580288A JPH02171934A JP H02171934 A JPH02171934 A JP H02171934A JP 63325802 A JP63325802 A JP 63325802A JP 32580288 A JP32580288 A JP 32580288A JP H02171934 A JPH02171934 A JP H02171934A
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- Japan
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- interrupt
- output
- vmcp
- instruction
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
- G06F9/45533—Hypervisors; Virtual machine monitors
- G06F9/45541—Bare-metal, i.e. hypervisor runs directly on hardware
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/45558—Hypervisor-specific management and integration aspects
-
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野］
本発明は仮想計算機システムに関する。
［従来の技術］
仮想計算機システム（Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ
Ｓｙｓｔｅｍ以下、ＶＭＳと記す。）は、１台の実計
算機の上で複数の論理的な計算機である仮想計算機（Ｖ
ｉｒｔｕａｌ Ｍａｃｈｉｎｅ 以下、ＶＭと記す。
Ｓｙｓｔｅｍ以下、ＶＭＳと記す。）は、１台の実計
算機の上で複数の論理的な計算機である仮想計算機（Ｖ
ｉｒｔｕａｌ Ｍａｃｈｉｎｅ 以下、ＶＭと記す。
）の同時走行を可能とするシステムである。従来の仮想
計算機システムでは、ＶＭ上のオペレーティングシステ
ム（以下、Ｏ８と記す。）から発行された入出力命令や
入出力割込みは、仮想計算機制御プログラム（Ｖｉｒｔ
ｕａｌ Ｍａｃｈｉｎｅ Ｃｏｎｔｒｏｌ Ｐｒｏｇｒ
ａＩ１１以下、ＶＭＣＰと記す。）が介在してソフトウ
ェアのプログラムでシミュレーションを行っていた。
計算機システムでは、ＶＭ上のオペレーティングシステ
ム（以下、Ｏ８と記す。）から発行された入出力命令や
入出力割込みは、仮想計算機制御プログラム（Ｖｉｒｔ
ｕａｌ Ｍａｃｈｉｎｅ Ｃｏｎｔｒｏｌ Ｐｒｏｇｒ
ａＩ１１以下、ＶＭＣＰと記す。）が介在してソフトウ
ェアのプログラムでシミュレーションを行っていた。
従って、その処理時間が長くかかるためにオーバヘッド
が大きくなるという問題点があった。
が大きくなるという問題点があった。
そこで、この入出力シミュレーションによるオーバヘッ
ドを削減するために、ＶＭＣＰを介在させずに、ハード
ウェアで直接実行する方式が提案されている。例えば、
アイビーエム プログラミング・アナウンスメント バ
ーチキルマシン／エクステンプイド・アーキテクチャ（
ＶＭ／ＸＡ）システムス・ファシリティ（Ｉ Ｂ Ｍ
Ｐｒｏｇｒａｍｍｉｎｇ Ａｎｎｏｕｎｃｅｍｅｎｔ
Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ／Ｅｘｔｅｎｄｅｄ
Ａｒｃｈｉｔｅｃｔｕｒｅ（ＶＭ／ＸＡ） Ｓｙｓｔ
ｅｍｓ Ｆａｃｉｌｉｔｙ Ｆｅｂｒｕａｒｙ１２．１
９８５）や米国特許第４４９４１８９号メンラド アン
ド アパレイタス フォー スイッチング システム
コントロール オブ シーピーユーズ（Ｍｅｔｈｏｄ
ａｎｄ Ｍｅａｎｓ ｆｏｒ Ｓｗｉｔｃｈｉｎｇ Ｓ
ｙｓｔｅｍＣｏｎｔｒｏｌ ｏｆ ＣＰＵ５）および特
開昭６０−１５０１４０号「仮想計算機システムにおけ
るＩ１０実行方式」が挙げられる。
ドを削減するために、ＶＭＣＰを介在させずに、ハード
ウェアで直接実行する方式が提案されている。例えば、
アイビーエム プログラミング・アナウンスメント バ
ーチキルマシン／エクステンプイド・アーキテクチャ（
ＶＭ／ＸＡ）システムス・ファシリティ（Ｉ Ｂ Ｍ
Ｐｒｏｇｒａｍｍｉｎｇ Ａｎｎｏｕｎｃｅｍｅｎｔ
Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ／Ｅｘｔｅｎｄｅｄ
Ａｒｃｈｉｔｅｃｔｕｒｅ（ＶＭ／ＸＡ） Ｓｙｓｔ
ｅｍｓ Ｆａｃｉｌｉｔｙ Ｆｅｂｒｕａｒｙ１２．１
９８５）や米国特許第４４９４１８９号メンラド アン
ド アパレイタス フォー スイッチング システム
コントロール オブ シーピーユーズ（Ｍｅｔｈｏｄ
ａｎｄ Ｍｅａｎｓ ｆｏｒ Ｓｗｉｔｃｈｉｎｇ Ｓ
ｙｓｔｅｍＣｏｎｔｒｏｌ ｏｆ ＣＰＵ５）および特
開昭６０−１５０１４０号「仮想計算機システムにおけ
るＩ１０実行方式」が挙げられる。
［発明が解決しようとする課題］
仮想計算機システムにおいて、ＶＭ上のＯ８への入出力
処理をＶＭＣＰを介在せずにハードウェアで直接実行す
るに際して生ずる課題について、以下に述べる。仮想計
算機システムにおいては複数のＶＭを動作させることが
できるが、ある時間間隔についてみればＶＭＣＰもしく
はあるＶＭ（ＶＭＯ，ＶＭＩ、 ・・・など）が実計
算機１台を占有して走行する。このＶＭの入出力処理を
直接ハードウェアで実行する方式については、本願出願
人により特願昭６３−１６４７５８号「仮想計算機の入
出力実行方式Ｊが出願されている。
処理をＶＭＣＰを介在せずにハードウェアで直接実行す
るに際して生ずる課題について、以下に述べる。仮想計
算機システムにおいては複数のＶＭを動作させることが
できるが、ある時間間隔についてみればＶＭＣＰもしく
はあるＶＭ（ＶＭＯ，ＶＭＩ、 ・・・など）が実計
算機１台を占有して走行する。このＶＭの入出力処理を
直接ハードウェアで実行する方式については、本願出願
人により特願昭６３−１６４７５８号「仮想計算機の入
出力実行方式Ｊが出願されている。
本発明において前提とする計算機システムでは、入出力
処理はソフトウェア（ＯＳ）が入出力起動命令を実行す
ることにより入出カプロセッサに起動をかけ、入出カプ
ロセッサが処理を終了するとＯ８に応答を返すことによ
り行われる。入出カプロセッサからの応答はより詳細に
は入出力割込みと割込み情報に分けられ、入出力割込み
に関する動作は以下のように行われる。
処理はソフトウェア（ＯＳ）が入出力起動命令を実行す
ることにより入出カプロセッサに起動をかけ、入出カプ
ロセッサが処理を終了するとＯ８に応答を返すことによ
り行われる。入出カプロセッサからの応答はより詳細に
は入出力割込みと割込み情報に分けられ、入出力割込み
に関する動作は以下のように行われる。
入出カプロセッサで発生した入出力割込みは、Ｏ８が割
込み受付は可能であればＯ８に受付けられる。ＯＳが割
込み受付は不可であれば、入出力割込みは入出カプロセ
ッサに保留される。割込み情報は、 ＯＳ ′ＩＪ＜Ｔ
ｅ５ｔ ５ｕｂｃｈａｎｎｅｌ （Ｔ Ｓ ＣＨ）命令
を実行することにより取得することができる。
込み受付は可能であればＯ８に受付けられる。ＯＳが割
込み受付は不可であれば、入出力割込みは入出カプロセ
ッサに保留される。割込み情報は、 ＯＳ ′ＩＪ＜Ｔ
ｅ５ｔ ５ｕｂｃｈａｎｎｅｌ （Ｔ Ｓ ＣＨ）命令
を実行することにより取得することができる。
ＴＳＣＨ命令が実行されると入出カプロセッサが割込み
情報を保持していることを示す割込み状態保留は消去さ
れる。
情報を保持していることを示す割込み状態保留は消去さ
れる。
上記献特願昭６３−１６４７５８号ｒ仮想計算機の入出
力実行方式」の方式を用いた仮想計算機システムにおい
ては、 ＶＭ （例えばＶＭＯ）の入出力起動命令に対
する入出力割込みが以下のように処理されるように、Ｖ
ＭＣＰがハードウェアを設定する。すなわち、ＶＭＯが
動作中の場合、該ＶＭ上のＯ８が入出力割込み受付は可
能であれば該Ｏ８が直接入出力割込みを受付け、該Ｏ８
が入出力割込み受付は不可であれば入出カプロセッサが
入出力割込みを保留する。ＶＭＯが動作中でない場合、
ＶＭＣＰが入出力割込みを受付は保留する。
力実行方式」の方式を用いた仮想計算機システムにおい
ては、 ＶＭ （例えばＶＭＯ）の入出力起動命令に対
する入出力割込みが以下のように処理されるように、Ｖ
ＭＣＰがハードウェアを設定する。すなわち、ＶＭＯが
動作中の場合、該ＶＭ上のＯ８が入出力割込み受付は可
能であれば該Ｏ８が直接入出力割込みを受付け、該Ｏ８
が入出力割込み受付は不可であれば入出カプロセッサが
入出力割込みを保留する。ＶＭＯが動作中でない場合、
ＶＭＣＰが入出力割込みを受付は保留する。
また、上記ＴＳＣＨ命令はＶＭＣＰの制御を受けずにハ
ードウェアにより直接実行される。
ードウェアにより直接実行される。
上記のように設定された前述の仮想計算機システムにお
いて、ＶＭＯの入出力起動命令に対する入出力割込みが
ＶＭＯが動作中でないときに発生すると、ＶＭＣＰが該
入出力側込みを受付は保留し、これをＶＭＯ上のＯＳに
反映する契機を得るために、ＶＭＯが動作して割込み受
付は可能となったときにＶＭＣＰへ制御が渡るようにハ
ードウェアを設定する。この設定のもとで、ＶＭＯ上の
Ｏ８が入出力割込み受付は不可の状態で上記ＴＳＣＨ命
令を実行すると、該命令はＶＭＣＰの制御を受けずにハ
ードウェアにより直接実行されて。
いて、ＶＭＯの入出力起動命令に対する入出力割込みが
ＶＭＯが動作中でないときに発生すると、ＶＭＣＰが該
入出力側込みを受付は保留し、これをＶＭＯ上のＯＳに
反映する契機を得るために、ＶＭＯが動作して割込み受
付は可能となったときにＶＭＣＰへ制御が渡るようにハ
ードウェアを設定する。この設定のもとで、ＶＭＯ上の
Ｏ８が入出力割込み受付は不可の状態で上記ＴＳＣＨ命
令を実行すると、該命令はＶＭＣＰの制御を受けずにハ
ードウェアにより直接実行されて。
割込み情報がＶＭＯに取得され、入出カプロセッサの割
込み状態保留が消去される。この後さらに、ＶＭＯ上の
Ｏ８が動作して入出力割込み受付けが可能となると、上
記設定に基づき制御がＶＭＣＰに渡り、ＶＭＣＰは保留
している入出力割込みをＶＭＯに反映することになる。
込み状態保留が消去される。この後さらに、ＶＭＯ上の
Ｏ８が動作して入出力割込み受付けが可能となると、上
記設定に基づき制御がＶＭＣＰに渡り、ＶＭＣＰは保留
している入出力割込みをＶＭＯに反映することになる。
該入出力側込みは１本来ＶＭＯ上のＯＳがＴＳＣＨ命令
を実行して割込み情報を取得した時点で無効とすべきで
あるが、前述の仮想計算機システムではこのための手段
がない。
を実行して割込み情報を取得した時点で無効とすべきで
あるが、前述の仮想計算機システムではこのための手段
がない。
上記問題点は、例えば入出力起動命令に対する入出力割
込みが発生したとき、該入出力起動命令を実行したＶＭ
上のＯ８が動作中でなければ該入出力側込みをハードウ
ェアで保留し、該Ｏ８が動作してかつ入出力割込み受付
は可能になった時点で該Ｏ８に該入出力側込みを反映す
る方式によっても解決されうるが、ＶＭ数が多い場合ま
た実計算機がマルチプロセッサ構成である場合にはハー
ドウェアに保留される入出力割込みが多くなって。
込みが発生したとき、該入出力起動命令を実行したＶＭ
上のＯ８が動作中でなければ該入出力側込みをハードウ
ェアで保留し、該Ｏ８が動作してかつ入出力割込み受付
は可能になった時点で該Ｏ８に該入出力側込みを反映す
る方式によっても解決されうるが、ＶＭ数が多い場合ま
た実計算機がマルチプロセッサ構成である場合にはハー
ドウェアに保留される入出力割込みが多くなって。
性能低下することは免れない。
本発明の目的は、処理性能を確保しつつ上記の問題点を
解決する手段を有する仮想計算機システムを提供するこ
とにある。
解決する手段を有する仮想計算機システムを提供するこ
とにある。
［課題を解決するための手段］
上記目的を達成するために、本発明による仮想計算機シ
ステムは、入出力割込みが仮想計算機制御プログラム（
ＶＭＣＰ）に受付は保留されたことを記憶（セット）す
る記憶手段と、仮想計算機（ＶＭ）がＶＭＣＰの制御を
受けずに割込み情報を処理したとき、上記記憶手段の状
態をリセットするリセット手段と、ＶＭが割込み可能状
態となったときＶＭＣＰへ制御を渡す制御手段と、ＶＭ
が記憶手段の状態をリセットしたか否かをテストするテ
スト手段とを有する。
ステムは、入出力割込みが仮想計算機制御プログラム（
ＶＭＣＰ）に受付は保留されたことを記憶（セット）す
る記憶手段と、仮想計算機（ＶＭ）がＶＭＣＰの制御を
受けずに割込み情報を処理したとき、上記記憶手段の状
態をリセットするリセット手段と、ＶＭが割込み可能状
態となったときＶＭＣＰへ制御を渡す制御手段と、ＶＭ
が記憶手段の状態をリセットしたか否かをテストするテ
スト手段とを有する。
［作用］
本発明においては、上記手段を設けることにより、入出
力割込みが発生したときにこれがＶＭＣＰに受付は保留
された場合、該事象を上記記憶手段に記憶し、ＶＭがＶ
ＭＣＰの制御を受けずに割込み情報を処理したとき、上
記リセット手段により上記記憶手段の状態をリセットし
、該ＶＭが割込み可能状態となったとき、上記制御手段
によりＶＭＣＰへ制御が渡る。Ｖ Ｍ ＣＰ ｔ＄受付
は保留している入出力割込みをＶＭに反映するに際し、
上記テスト手段を用いてＶＭが既に割込み情報を取得し
て上記記憶手段の状態をリセットしたか否かをテストし
、リセットされていなければ受付は保留している入出力
割込みをＶＭに反映し、リセットされていれば受付は保
留している入出力割込みをＶＭに反映せずに受付は保留
を解除する。
力割込みが発生したときにこれがＶＭＣＰに受付は保留
された場合、該事象を上記記憶手段に記憶し、ＶＭがＶ
ＭＣＰの制御を受けずに割込み情報を処理したとき、上
記リセット手段により上記記憶手段の状態をリセットし
、該ＶＭが割込み可能状態となったとき、上記制御手段
によりＶＭＣＰへ制御が渡る。Ｖ Ｍ ＣＰ ｔ＄受付
は保留している入出力割込みをＶＭに反映するに際し、
上記テスト手段を用いてＶＭが既に割込み情報を取得し
て上記記憶手段の状態をリセットしたか否かをテストし
、リセットされていなければ受付は保留している入出力
割込みをＶＭに反映し、リセットされていれば受付は保
留している入出力割込みをＶＭに反映せずに受付は保留
を解除する。
［実施例コ
以下１本発明の実施例を図面により説明する。
第１図は仮想計算機システムの機能構成を示したもので
ある。計算機は、主記憶装置（１０００）、命令プロセ
ッサ（以下、ＩＰと記す）（２０００）、入出カプロセ
ッサ（以下、ＩＯＰと記す）（３０００）、入出力制御
装置（以下、ＩＯＣと記す）（４０００）、入出力装置
（５０００）、およびシステム制御装置（以下、ＳＣと
記す）（６０００）から構成されている。
ある。計算機は、主記憶装置（１０００）、命令プロセ
ッサ（以下、ＩＰと記す）（２０００）、入出カプロセ
ッサ（以下、ＩＯＰと記す）（３０００）、入出力制御
装置（以下、ＩＯＣと記す）（４０００）、入出力装置
（５０００）、およびシステム制御装置（以下、ＳＣと
記す）（６０００）から構成されている。
ここでは工○Ｃおよび入出力装置は１台ずつ設けられて
いるが、いずれも複数台存在するのが普通である。
いるが、いずれも複数台存在するのが普通である。
主記憶装置（１０００）には、丁１０実行要求キュー（
１１００） 、Ｉ１０割込み要求キュー（１２００）、
入出力装置に対応する数だけのサブチャネル（１４００
） 、＃よびＶＭに対応する数だけの各ＶＭの状態を格
納する領域５Ｄ（１５００）が格納されており、サブチ
ャネル（１４００）内にはサブチャネルの割込み状態保
留（以下。
１１００） 、Ｉ１０割込み要求キュー（１２００）、
入出力装置に対応する数だけのサブチャネル（１４００
） 、＃よびＶＭに対応する数だけの各ＶＭの状態を格
納する領域５Ｄ（１５００）が格納されており、サブチ
ャネル（１４００）内にはサブチャネルの割込み状態保
留（以下。
状態保留と記す。）を表すビット５ＣＨ−８ＴＰ（１４
２０）とホスト割込みの発生、即ち入出力割込みがＶＭ
ＣＰに受付けられたことを表すビット５ＣＨ−ＨＩ （
１４１０）がある。
２０）とホスト割込みの発生、即ち入出力割込みがＶＭ
ＣＰに受付けられたことを表すビット５ＣＨ−ＨＩ （
１４１０）がある。
またＩＰ（２０００）には、主記憶袋ｆｉｔ（１０００
）から読出された命令が格納される命令レジスタ（２１
００）、命令をデコードするための命令デコーダ（２１
１０）、命令を実行するための命令回路（２１２０）
、ＶＭＣＰが割込み可能であるか否かを判定するホスト
割込み起動回路（２２１０）、割込み処理を行う割込み
処理回路（２３００）、ＶＭが入出力割込み可能となっ
たことを監視しそのときにＶＭＣＰに制御を渡す監視制
御機構（２５００’）が設けられ、また各種制御レジス
タとして、ＶＭ実行モード（以下、ＩＥモードと記す）
ビット（２４００） 、ＶＭＣＰに対応するホストＰＳ
Ｗ （２４１０）とホストＣＲ６（２４２０） 、ＶＭ
ニ対応するゲストＰＳＷ （２４３０）とゲストＣＲ６
（２４４０） 、走行中■Ｍの一占有サブクラスのマス
クを保持する入出力直接実行用ゲストＣＲ６（２４５０
）、ホストプリフィクスレジスタ（２４６０）およびゲ
ストプリフィクスレジスタ（２４７０）が設けられてい
る。
）から読出された命令が格納される命令レジスタ（２１
００）、命令をデコードするための命令デコーダ（２１
１０）、命令を実行するための命令回路（２１２０）
、ＶＭＣＰが割込み可能であるか否かを判定するホスト
割込み起動回路（２２１０）、割込み処理を行う割込み
処理回路（２３００）、ＶＭが入出力割込み可能となっ
たことを監視しそのときにＶＭＣＰに制御を渡す監視制
御機構（２５００’）が設けられ、また各種制御レジス
タとして、ＶＭ実行モード（以下、ＩＥモードと記す）
ビット（２４００） 、ＶＭＣＰに対応するホストＰＳ
Ｗ （２４１０）とホストＣＲ６（２４２０） 、ＶＭ
ニ対応するゲストＰＳＷ （２４３０）とゲストＣＲ６
（２４４０） 、走行中■Ｍの一占有サブクラスのマス
クを保持する入出力直接実行用ゲストＣＲ６（２４５０
）、ホストプリフィクスレジスタ（２４６０）およびゲ
ストプリフィクスレジスタ（２４７０）が設けられてい
る。
以上のような計算機システム上で、ＩＥモードに入るた
めのＳ Ｉ Ｅ （Ｓｔａｒｔ Ｉｎｔｅｒｐｒｅｔｉ
ｖａ Ｅｘｅｃｕｔｉｏｎ）命令が発行される。ＳＩＥ
命令は第１図に示す主記憶装置上の領域であるＳＤ （
１５００）のアドレスをオペランドとして持つ。ＳＩＥ
命令が発行されると、命令実行回路（２１２０）により
、ＩＥモードピット（２４００）にはＶＭ走行中を示す
ｊ １′が設定され、ホストＰＳＷ （２４１０）、ホ
ストＣＲ６（２４２０）には、ホス！へつまりＶＭＣＰ
のＰＳＷおよびＣＲｆ３の内容が設定され、ゲストＰＳ
Ｗ （２４３０）、ゲストＣＲ６（２４４０）には、該
ＳＩＥ命令のオペランドで指定されたＳＤ （１５００
）に格納されているＶＭのＰＳＷおよびＣＲ６の内容が
設定される。
めのＳ Ｉ Ｅ （Ｓｔａｒｔ Ｉｎｔｅｒｐｒｅｔｉ
ｖａ Ｅｘｅｃｕｔｉｏｎ）命令が発行される。ＳＩＥ
命令は第１図に示す主記憶装置上の領域であるＳＤ （
１５００）のアドレスをオペランドとして持つ。ＳＩＥ
命令が発行されると、命令実行回路（２１２０）により
、ＩＥモードピット（２４００）にはＶＭ走行中を示す
ｊ １′が設定され、ホストＰＳＷ （２４１０）、ホ
ストＣＲ６（２４２０）には、ホス！へつまりＶＭＣＰ
のＰＳＷおよびＣＲｆ３の内容が設定され、ゲストＰＳ
Ｗ （２４３０）、ゲストＣＲ６（２４４０）には、該
ＳＩＥ命令のオペランドで指定されたＳＤ （１５００
）に格納されているＶＭのＰＳＷおよびＣＲ６の内容が
設定される。
そして、入出力直接実行用ゲストＣＲ６（２４５０）に
は、ゲストが占有するサブクラスに対応するビット位置
にそれに対応する仮想サブクラスのマスク値が設定され
る。
は、ゲストが占有するサブクラスに対応するビット位置
にそれに対応する仮想サブクラスのマスク値が設定され
る。
さて、割込み要求が発生したときには、ホスト割込み起
動回路（２２１０）ではホストＰＳＷ（２２１０）のＩ
１０マスクとホストＣＲ６（２４２０）によってホスト
（ＶＭＣＰ）の割込み可能性が判断され、割込み可能な
ときにはラッチＬＨ（２２３０）が′ １′にされ、ゲ
スト割込み起動回路（２２２０）ではゲストＰＳＷ （
２４３０）のＩ１０マスクと入出力直接実行用ＣＲ６（
２４５０）によってゲストの割込み可能性が判断され、
割込み可能なときには、ラッチＬＧ （２２４０）が１
１′になる。
動回路（２２１０）ではホストＰＳＷ（２２１０）のＩ
１０マスクとホストＣＲ６（２４２０）によってホスト
（ＶＭＣＰ）の割込み可能性が判断され、割込み可能な
ときにはラッチＬＨ（２２３０）が′ １′にされ、ゲ
スト割込み起動回路（２２２０）ではゲストＰＳＷ （
２４３０）のＩ１０マスクと入出力直接実行用ＣＲ６（
２４５０）によってゲストの割込み可能性が判断され、
割込み可能なときには、ラッチＬＧ （２２４０）が１
１′になる。
第２図に割込み処理回路（２３００）を示す。
ＬＨ（２２３０）およびＬＧ （２２４０）からの信号
は、ＡＮＤ回路２３０２．２３０４．２３０６とＯＲ回
路２３０８（７）働キニヨＩＪ、ＬＧ （２２４０）の
みが′ １″のとき（ゲスト割込みのみ可能のとき）に
はゲスト割込み処理マイクロプログラムを起動し、ＬＨ
（２２３０）とＬＧ （２２４０）が共に１１′のとき
（ゲスト割込み、ホスト割込みが共に可能なとき）と、
ＬＨ（２２３０）のみが′ １′のとき（ホスト割込み
のみ可能なとき）にはホスト割込み処理マイクロプログ
ラム（２３１０）を起動する。
は、ＡＮＤ回路２３０２．２３０４．２３０６とＯＲ回
路２３０８（７）働キニヨＩＪ、ＬＧ （２２４０）の
みが′ １″のとき（ゲスト割込みのみ可能のとき）に
はゲスト割込み処理マイクロプログラムを起動し、ＬＨ
（２２３０）とＬＧ （２２４０）が共に１１′のとき
（ゲスト割込み、ホスト割込みが共に可能なとき）と、
ＬＨ（２２３０）のみが′ １′のとき（ホスト割込み
のみ可能なとき）にはホスト割込み処理マイクロプログ
ラム（２３１０）を起動する。
ホスト割込み処理マイクロプログラム（２３１０）にお
いては、まず、ＬＧ （２２４０）をリセットしくステ
ップ２３１１）、Ｉ１０割込み要求キュー（１２００）
から該割込み要求がデキューされ（ステップ２３１３）
、ホストプリフィクスレジスタ（ＨＰＸＲ）を用いて、
ＰＳＷのスワップが行われる（ステップ２３１５）。次
に１割込みパラメータをサブチャネルから得て、それを
ホストＰＳＡに格納しくステップ２３１７）、ホスト割
込み発生を示すビット５ＣＨ−ＨＩ （１４１０）にＬ
Ｈ（２２３０）の値をロードして（ステップ２３１９）
、ＬＨ（２２３０）をリセットしくステップ２３２１
）、処理は終了する（ステップ２３２３）。
いては、まず、ＬＧ （２２４０）をリセットしくステ
ップ２３１１）、Ｉ１０割込み要求キュー（１２００）
から該割込み要求がデキューされ（ステップ２３１３）
、ホストプリフィクスレジスタ（ＨＰＸＲ）を用いて、
ＰＳＷのスワップが行われる（ステップ２３１５）。次
に１割込みパラメータをサブチャネルから得て、それを
ホストＰＳＡに格納しくステップ２３１７）、ホスト割
込み発生を示すビット５ＣＨ−ＨＩ （１４１０）にＬ
Ｈ（２２３０）の値をロードして（ステップ２３１９）
、ＬＨ（２２３０）をリセットしくステップ２３２１
）、処理は終了する（ステップ２３２３）。
次に、サブチャネルの状態をテストし、割込み情報を格
納する命令（Ｔｅｓｔ ５ｕｂｃｈａｎｎｅｌ ： Ｔ
Ｓ ＣＨ）の処理について述べる。
納する命令（Ｔｅｓｔ ５ｕｂｃｈａｎｎｅｌ ： Ｔ
Ｓ ＣＨ）の処理について述べる。
第３図にＴＳＣＨ命令の形式を示す。ＴＳＣＨ命令は第
３図に示すように汎用レジスタ１ （ＧＲｌ）のビット
１６からビット３１でサブチャネル番号を指定しており
、第２オペランドが示す主記憶上の領域（Ｂ２＋０２）
にＧＲＩで指定したサブチャネルの割込み情報を格納し
、更に、このときのサブチャネルの状ａ（状態保留ビッ
ト５ＣＨ−３ＴＰ （１４２０）が１１′か１０′か）
を条件コード（Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ ： Ｃ
Ｃ）に反映する命令である。５ＣＨ−ＳＴＰ （１４２
０）＝’ １’ならＣＣ＝Ｏで、５ＣＨ−８ＴＰ （１
４２０）＝’Ｏ′ならＣＣ＝１である。また、格納され
るサブチャネルの情報を割込み応答ブロック（ＩＲＢ）
という。
３図に示すように汎用レジスタ１ （ＧＲｌ）のビット
１６からビット３１でサブチャネル番号を指定しており
、第２オペランドが示す主記憶上の領域（Ｂ２＋０２）
にＧＲＩで指定したサブチャネルの割込み情報を格納し
、更に、このときのサブチャネルの状ａ（状態保留ビッ
ト５ＣＨ−３ＴＰ （１４２０）が１１′か１０′か）
を条件コード（Ｃｏｎｄｉｔｉｏｎ Ｃｏｄｅ ： Ｃ
Ｃ）に反映する命令である。５ＣＨ−ＳＴＰ （１４２
０）＝’ １’ならＣＣ＝Ｏで、５ＣＨ−８ＴＰ （１
４２０）＝’Ｏ′ならＣＣ＝１である。また、格納され
るサブチャネルの情報を割込み応答ブロック（ＩＲＢ）
という。
ＴＳＣ）（命令が発行されたときの命令実行回路（２１
２０）内の命令実行用マイクロプログラム（μＰ）（２
１３０）での処理を第４図に示す。
２０）内の命令実行用マイクロプログラム（μＰ）（２
１３０）での処理を第４図に示す。
まず、汎用レジスタ１ （ＧＲＩ）で指定されたサブチ
ャネルが状態保留か否かを調べ（ステップ８０１０）、
状態保留でなければ（ＳＣＨ−８Ｔｐ＝’ ｏ’ ）条
件コード（ＣＣ）に１をセットして（ステップ８０１２
）、ステップ８０２０に飛ぶ。状態保留であれば（ＳＣ
Ｈ−８ＴＰ （１４２０）＝’ｌ’）、条件コード（Ｃ
Ｃ）に０をセットして（ステップ８０１４）、５ＣＨ−
８ＴＰ（１４２０）を１０７ にする（ステップ８０１
６）、更に、該サブチャネルのホスト割込みの発生を示
すビット５ＣＨ−ＨＩ （１４１０）を′ ０″にし
テ（ステップ８０１８）、もし、Ｖ Ｍ ＣＰ ニ保留
されている該サブチャネルからの入出力割込みがあれば
、それは無効であることを示す。そして、割込み応答ブ
ロック（ＩＲＢ）を、命令のオペランドで示された主記
憶装置の領域へ格納して（ステップ８０２２）、処理を
終了する（ステップ８０２２）。
ャネルが状態保留か否かを調べ（ステップ８０１０）、
状態保留でなければ（ＳＣＨ−８Ｔｐ＝’ ｏ’ ）条
件コード（ＣＣ）に１をセットして（ステップ８０１２
）、ステップ８０２０に飛ぶ。状態保留であれば（ＳＣ
Ｈ−８ＴＰ （１４２０）＝’ｌ’）、条件コード（Ｃ
Ｃ）に０をセットして（ステップ８０１４）、５ＣＨ−
８ＴＰ（１４２０）を１０７ にする（ステップ８０１
６）、更に、該サブチャネルのホスト割込みの発生を示
すビット５ＣＨ−ＨＩ （１４１０）を′ ０″にし
テ（ステップ８０１８）、もし、Ｖ Ｍ ＣＰ ニ保留
されている該サブチャネルからの入出力割込みがあれば
、それは無効であることを示す。そして、割込み応答ブ
ロック（ＩＲＢ）を、命令のオペランドで示された主記
憶装置の領域へ格納して（ステップ８０２２）、処理を
終了する（ステップ８０２２）。
次に、ホスト割込みが有効か否かを判定する命令（Ｔｅ
ｓｔ Ｈｏ５ｔ Ｉｌｏ Ｉｎｔｅｒｒｕｐｔｉｏｎ
５ｔａｔｕｓ Ｐｅｎｄｉｎｇ： ＴＩ ５ＴＰ）の処
理について述べる。第５図にＴＩＳＴＰ命令の形式を示
す。
ｓｔ Ｈｏ５ｔ Ｉｌｏ Ｉｎｔｅｒｒｕｐｔｉｏｎ
５ｔａｔｕｓ Ｐｅｎｄｉｎｇ： ＴＩ ５ＴＰ）の処
理について述べる。第５図にＴＩＳＴＰ命令の形式を示
す。
ＴＩＳＴＰ命令は汎用レジスタ１ （ＧＲＩ）のビット
１６からビット３１で指定されたサブチャネルの５ＣＨ
−ＨＩ （１４１０）をテストし、その結果を条件コー
ド（ＣＣ）に反映する命令である。５ＣＨ−ＨＩ （１
４１０）＝’ Ｏ’ならＣＣ＝Ｏ，５ＣＨ−ＨＩ （
１４１０）＝’ １’ ならＣＣ＝１である。ＴＩＳ
ＴＰ命令の命令実行回路（２１２０）内の命令実行用マ
イクロプログラム（μＰ）（２１３０）での処理を第６
図に示す。
１６からビット３１で指定されたサブチャネルの５ＣＨ
−ＨＩ （１４１０）をテストし、その結果を条件コー
ド（ＣＣ）に反映する命令である。５ＣＨ−ＨＩ （１
４１０）＝’ Ｏ’ならＣＣ＝Ｏ，５ＣＨ−ＨＩ （
１４１０）＝’ １’ ならＣＣ＝１である。ＴＩＳ
ＴＰ命令の命令実行回路（２１２０）内の命令実行用マ
イクロプログラム（μＰ）（２１３０）での処理を第６
図に示す。
まず、汎用レジスタ１ （ＧＲＩ）で指定されたサブチ
ャネルの５ＣＨ−ＨＩ （１４１０）が′ １′か′０
′かを調べる（ステップ８２００）。′ １″ならＣＣ
に１をセットしくステップ８２０２）、０″ならＣＣに
Ｏをセットして（ステップ８２０４）、処理を終わる（
ステップ８２０６）。
ャネルの５ＣＨ−ＨＩ （１４１０）が′ １′か′０
′かを調べる（ステップ８２００）。′ １″ならＣＣ
に１をセットしくステップ８２０２）、０″ならＣＣに
Ｏをセットして（ステップ８２０４）、処理を終わる（
ステップ８２０６）。
このＴ’ｌ５ＴＰ命令をＶＭＣＰが発行することにより
、ＶＭＣＰが保留している入出力割込みが有効なものか
否かを判定することができる。
、ＶＭＣＰが保留している入出力割込みが有効なものか
否かを判定することができる。
以上、本実施例における処理の流れを第７図によって説
明する。
明する。
ＩＰＯとＩＦ５の２台の命令プロセッサを有する実計算
機において、ＩＰＯ上でＶＭＯが走行しているとき、Ｖ
ＭＯ上のＯ８がサブチャネル１を指定して入出力起動命
令である５ｔａｒｔ ５ｕｂｃｈａｎｎｅｌ（ＳＳＣＨ
）命令を発行し、これが直接実行される（ステップ７０
１０）。そして、サブチャネル１は状態保留になＩＪ、
５ＣＨ−８ＴＰ （１４２０）が′ １″になり（ステ
ップ７１００）、ウェイト中のＩＰ２ヘホスト割込みが
発生して、５ＣＨ−ＨＩ （１４２０）が′ １′にな
る（ステップ７１０５）、ＩＦ５では、ＶＭＣＰがＶＭ
Ｏは割込み可能か否かを調べ（ステップ７１１０）、割
込み可能なら該入出力側込みを保留にして（ステップ７
１２０）、後にＶＭＯが割込み可能となったときにＶＭ
ＣＰに制御が渡されるようにハードウェアの監視制御機
構（２５００）を設定しくステップ７１４０）、他のＶ
Ｍをディスパッチする（ステップ７１５０）。
機において、ＩＰＯ上でＶＭＯが走行しているとき、Ｖ
ＭＯ上のＯ８がサブチャネル１を指定して入出力起動命
令である５ｔａｒｔ ５ｕｂｃｈａｎｎｅｌ（ＳＳＣＨ
）命令を発行し、これが直接実行される（ステップ７０
１０）。そして、サブチャネル１は状態保留になＩＪ、
５ＣＨ−８ＴＰ （１４２０）が′ １″になり（ステ
ップ７１００）、ウェイト中のＩＰ２ヘホスト割込みが
発生して、５ＣＨ−ＨＩ （１４２０）が′ １′にな
る（ステップ７１０５）、ＩＦ５では、ＶＭＣＰがＶＭ
Ｏは割込み可能か否かを調べ（ステップ７１１０）、割
込み可能なら該入出力側込みを保留にして（ステップ７
１２０）、後にＶＭＯが割込み可能となったときにＶＭ
ＣＰに制御が渡されるようにハードウェアの監視制御機
構（２５００）を設定しくステップ７１４０）、他のＶ
Ｍをディスパッチする（ステップ７１５０）。
次に、ＩＰＯ上で走行中のＶＭＯ上で動作しているＯ８
からサブチャネル１に対してＴＳＣＨ命令が発行される
と、これは直接実行され（ステップ７２００）、サブチ
ャネル１（７）ＳＣＨ−５ＴＰ（１４２０）は’ｏ’に
なす（ステップ７２２０）、５ＣＨ−ＨＩ （１４１０
）も’ｏ’になる（ステップ７２３０）。
からサブチャネル１に対してＴＳＣＨ命令が発行される
と、これは直接実行され（ステップ７２００）、サブチ
ャネル１（７）ＳＣＨ−５ＴＰ（１４２０）は’ｏ’に
なす（ステップ７２２０）、５ＣＨ−ＨＩ （１４１０
）も’ｏ’になる（ステップ７２３０）。
その後、ＶＭＯが割込み可能となったとき（ステップ７
３００）、ステップ７１４ｏでなされた設定によりＶＭ
ＣＰに制御が渡される。ここで、ＶＭＣＰはＴＩＳＴＰ
命令を発行して（ステップ７３０５）、ステップ７１３
ｏで保留した割込みが有効か否かを調べる。その結果、
ＣＣ＝１なら保留されていて割込みをＶＭＯに反映しく
ステップ７３１０）、ＣＣ＝Ｏなら割込み保留をリセッ
トする（ステップ７３２０）。
３００）、ステップ７１４ｏでなされた設定によりＶＭ
ＣＰに制御が渡される。ここで、ＶＭＣＰはＴＩＳＴＰ
命令を発行して（ステップ７３０５）、ステップ７１３
ｏで保留した割込みが有効か否かを調べる。その結果、
ＣＣ＝１なら保留されていて割込みをＶＭＯに反映しく
ステップ７３１０）、ＣＣ＝Ｏなら割込み保留をリセッ
トする（ステップ７３２０）。
［発明の効果］
以上に述べたように１本発明によれば、仮想計算機の入
出力の直接実行を行う場合、ホスト割込みでＶＭＣＰに
保留された割込みの有効性を判定することができ、余分
な割込みが仮想計算機に反映されることを防ぐことがで
きる。
出力の直接実行を行う場合、ホスト割込みでＶＭＣＰに
保留された割込みの有効性を判定することができ、余分
な割込みが仮想計算機に反映されることを防ぐことがで
きる。
第１図は本発明の一実施例を示す仮想計算機システムに
おける入出力直接実行装置のブロック図、第２図はホス
ト割込み処理のフローチャート、第３図はＴＳＣＨ命令
の命令形式、第４図はＴＳＣＨ命令の処理フローチャー
ト、＠５図はＴＩＳＴＰ命令の命令形式、第６図はＴＩ
ＳＴＰ命令の処理フローチャート、第７図は本発明の一
実施例における仮想計算機システムの動作のフローチャ
ートである。 １０００：主記憶装置、１４００：サブチャネル。 １４１０：ホスト割込み発生ビット（ＳＣＨ−Ｈ工）、
１４２０：状態保留ビット（ＳＣＨ−３ＴＰ）、２００
０ ：命令プロセッサ（ＩＰ）、２１２０＝命令実行回
路、２３００ ：割込み処理回路、２３１０：ホスト割
込み処理回路、３０００ ：入出カプロセッサ（ＩＯＰ
） 、４０００ ：入出力制御装置（ＩＯＣ）、５００
０ ：入出力装置、６０００ニジステム制御装置（ＳＣ
） 寥２回 童１ 寥３品 滲夕図 １Ｐ。 犠７図 Ｐ２
おける入出力直接実行装置のブロック図、第２図はホス
ト割込み処理のフローチャート、第３図はＴＳＣＨ命令
の命令形式、第４図はＴＳＣＨ命令の処理フローチャー
ト、＠５図はＴＩＳＴＰ命令の命令形式、第６図はＴＩ
ＳＴＰ命令の処理フローチャート、第７図は本発明の一
実施例における仮想計算機システムの動作のフローチャ
ートである。 １０００：主記憶装置、１４００：サブチャネル。 １４１０：ホスト割込み発生ビット（ＳＣＨ−Ｈ工）、
１４２０：状態保留ビット（ＳＣＨ−３ＴＰ）、２００
０ ：命令プロセッサ（ＩＰ）、２１２０＝命令実行回
路、２３００ ：割込み処理回路、２３１０：ホスト割
込み処理回路、３０００ ：入出カプロセッサ（ＩＯＰ
） 、４０００ ：入出力制御装置（ＩＯＣ）、５００
０ ：入出力装置、６０００ニジステム制御装置（ＳＣ
） 寥２回 童１ 寥３品 滲夕図 １Ｐ。 犠７図 Ｐ２
Claims (1)
- 【特許請求の範囲】 １、仮想計算機システムにおいて、入出力割込みが仮想
計算機制御プログラム（ＶＭＣＰ）に受付け保留された
ことを記憶（セット）する記憶手段と、仮想計算機（Ｖ
Ｍ）がＶＭＣＰの制御を受けずに割込み情報を処理した
とき、上記記憶手段の状態をリセットするリセット手段
と、ＶＭが割込み可能状態となったときＶＭＣＰへ制御
を渡す制御手段と、ＶＭが記憶手段の状態をリセットし
たか否かをテストするテスト手段とを有する仮想計算機
システム。 ２、特許請求の範囲第１項において、上記リセット手段
は、ＶＭがＴＳＣＨ命令を実行することにより割込み情
報を処理したとき、上記記憶手段の状態をリセットする
仮想計算機システム。 ３、特許請求の範囲第１項において、上記テスト手段は
ＶＭＣＰがＴＩＳＴＰ命令を実行することによりＶＭが
記憶手段の状態をリセットしたか否かをテストする仮想
計算機システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325802A JPH02171934A (ja) | 1988-12-26 | 1988-12-26 | 仮想計算機システム |
| US07/452,240 US5187802A (en) | 1988-12-26 | 1989-12-18 | Virtual machine system with vitual machine resetting store indicating that virtual machine processed interrupt without virtual machine control program intervention |
| DE3942669A DE3942669A1 (de) | 1988-12-26 | 1989-12-22 | Virtuelles maschinensystem |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325802A JPH02171934A (ja) | 1988-12-26 | 1988-12-26 | 仮想計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02171934A true JPH02171934A (ja) | 1990-07-03 |
Family
ID=18180758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325802A Pending JPH02171934A (ja) | 1988-12-26 | 1988-12-26 | 仮想計算機システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5187802A (ja) |
| JP (1) | JPH02171934A (ja) |
| DE (1) | DE3942669A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04256030A (ja) * | 1991-02-08 | 1992-09-10 | Nec Corp | 情報処理装置の割り込み方式 |
| JP2007528084A (ja) * | 2004-03-31 | 2007-10-04 | インテル・コーポレーション | 仮想マシン環境におけるゲストソフトウェアの実行中にオープン・イベント・ウィンドウの認識を容易にする方法および装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2870254B2 (ja) * | 1991-10-02 | 1999-03-17 | 日本電気株式会社 | 仮想計算機の入出力割り込み処理方式 |
| JP2677474B2 (ja) * | 1992-01-14 | 1997-11-17 | 富士通株式会社 | 仮想計算機の制御情報収集装置および方法 |
| JP3300407B2 (ja) * | 1992-05-15 | 2002-07-08 | 富士通株式会社 | 仮想計算機システム |
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