JPH0282535A - Manufacture of electrode for transistor gate - Google Patents
Manufacture of electrode for transistor gateInfo
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、トランジスタのゲート用電極の製造方法に係
り、特に化合物半導体等を用いたマイクロ波帯トランジ
スタの極短ゲート用電極の形成方法に関するものである
。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a method of manufacturing a gate electrode of a transistor, and particularly relates to a method of forming an extremely short gate electrode of a microwave band transistor using a compound semiconductor or the like. It is something.
(従来の技術)
従来、このような分野の技術としては、例えば以下に示
されるようなものがあった。(Prior Art) Conventionally, there have been technologies in this field, such as those shown below.
以下、その構成を図を用いて説明する。The configuration will be explained below using figures.
第2図はかかる従来のトランジスタのゲート用電極の製
造工程断面図であり、特にマイクロ波帯トランジスタの
極短ゲート用電極の形成工程を示したものである。FIG. 2 is a sectional view of the manufacturing process of the gate electrode of such a conventional transistor, and particularly shows the process of forming an extremely short gate electrode of a microwave band transistor.
まず、基体(半絶縁性ガリウムひ素基板)1上にレジス
ト2を塗布し、その上に物質3を真空蒸着法等により形
成する。物質3としては、ドライエツチング可能な金属
等が良く用いられる。次に、レジスト4を塗布した後、
電子ビーム露光法等により、微細なパターンを形成する
〔第2図(a)参照〕。First, a resist 2 is applied onto a base (semi-insulating gallium arsenide substrate) 1, and a substance 3 is formed thereon by a vacuum evaporation method or the like. As the substance 3, a dry-etchable metal or the like is often used. Next, after applying resist 4,
A fine pattern is formed by an electron beam exposure method or the like [see FIG. 2(a)].
次に、このレジストパターンをマスクにドライエツチン
グにより物質3を加工する〔第2図(b)参照〕。Next, the material 3 is processed by dry etching using this resist pattern as a mask [see FIG. 2(b)].
次に、0.ドライエツチングによりレジスト2をエツチ
ングする。この時、レジスト4は同時にエツチングされ
てしまう〔第2図(c)参照〕。Next, 0. The resist 2 is etched by dry etching. At this time, the resist 4 is etched at the same time (see FIG. 2(c)).
次に、上記物質3とレジスト2からなる2層物質パター
ンをマスクに基体1を所定量リセスエッチングする[第
2図(d)参照]。Next, the substrate 1 is recessed by a predetermined amount using the two-layer material pattern consisting of the material 3 and the resist 2 as a mask [see FIG. 2(d)].
次いで、該リセスエッチングされた基体l上に金属5の
微細パターンを蒸着・リフトオフにより形成する〔第2
図(e)参照〕。Next, a fine pattern of metal 5 is formed on the recess-etched substrate l by vapor deposition and lift-off.
See figure (e)].
(発明が解決しようとする課H)
しかしながら、上記した従来技術によれば、電子ビーム
露光装置等の高価な装置が必要であるのみならず、その
ような電子ビーム露光装置を用いてさえ、0.1 μm
程度の微細パターンを描画するには非常に時間がかかり
、実用性に乏しい。(Problem H to be solved by the invention) However, according to the above-mentioned prior art, not only is an expensive device such as an electron beam exposure device required, but even if such an electron beam exposure device is used, .1 μm
It takes a very long time to draw such a fine pattern that it is impractical.
また、細かいパターンだけでなく、パッド等のより太い
パターンを同時に形成するには更に難がある。Furthermore, it is more difficult to form not only fine patterns but also thicker patterns such as pads at the same time.
本発明の主な目的は、従来から良く用いられていた光露
光法を採用し、かつ、0.1 μm程度の微細な金属パ
ターンを効率よく形成し得るトランジスタのゲート用電
極の製造方法を提供することである。The main object of the present invention is to provide a method for manufacturing a transistor gate electrode that employs a conventionally commonly used light exposure method and that can efficiently form a fine metal pattern of about 0.1 μm. It is to be.
また、本発明の更なる目的は、微細な金属パターンの形
成法において、細かいパターンだけでなく、パッド等の
より太いパターンも同時に形成し得るトランジスタのゲ
ート用電極の製造方法を提供することである。A further object of the present invention is to provide a method for manufacturing a transistor gate electrode, in which not only fine patterns but also thicker patterns such as pads can be simultaneously formed in a method for forming fine metal patterns. .
(課題を解決するための手段)
本発明は、上記問題点を解決するために、基体上に設け
られるトランジスタのゲート用電極の製造方法において
、(a)基体上のチャネルにあたる部分のみに第1の物
質をパターニングした後、レジストを塗布し、第1の物
質上にはゲートのパターニングを、第1の物質のない部
分にはゲートのパッドにあたる部分のパターニングを行
う工程と、(b)前記基体に対して垂直より傾いた角度
より第2の物質を真空蒸着し、該第2の物質をマスクに
前記第1の物質を異方性ドライエツチングによって加工
し、該第1の物質に細いスリットパターンを形成する工
程と、(c)前記第2の物質を除去した後、前記基体を
所定量リセスエッチングし、ゲート用電極となる物質を
蒸着・リフトオフすることにより、細いゲート用電極部
分と、より太いゲート用電極のパターンとなる部分とを
同時に形成する工程とを設けるようにしたものである。(Means for Solving the Problems) In order to solve the above-mentioned problems, the present invention provides a method for manufacturing a gate electrode of a transistor provided on a substrate. after patterning the material, applying a resist, patterning a gate on the first material, and patterning a portion corresponding to a gate pad on a portion without the first material; A second material is vacuum-deposited from an angle tilted from perpendicular to the plane, and the first material is processed by anisotropic dry etching using the second material as a mask to form a thin slit pattern in the first material. and (c) after removing the second material, recess-etching the base by a predetermined amount, and depositing and lifting off a material that will become the gate electrode, thereby forming a thin gate electrode part and a thinner gate electrode part. This method includes a step of simultaneously forming a portion that will become a thick gate electrode pattern.
(作用)
本発明によれば、第1図に示すように、基体21上にト
ランジスタのゲート用電極を形成する工程において、チ
ャネルにあたる部分のみに第1の物質〔第1図(c)に
おける蒸着5ift膜24とレジスト23〕をパターニ
ングした後、レジストを塗布し、第1の物質上にはゲー
ト部分aのパターニングを、第1の物質のない部分には
ゲートのパッドにあるゲートパッド部分すのパターニン
グを行う〔第1図(d)参照30次に、第2の物質〔第
1図(e)におけるAn膜27〕を基体21に対して垂
直より傾いた角度より真空蒸着し〔第1図(e)参照〕
、該第2の物質をマスクに第1の物質を異方性ドライエ
ツチングによって加工して、第1の物質の細かいスリッ
トパターンを形成する〔第1図(f)参照〕。(Function) According to the present invention, as shown in FIG. 1, in the step of forming the gate electrode of the transistor on the substrate 21, the first material [evaporated in FIG. After patterning [5ift film 24 and resist 23], a resist is applied, and the gate part a is patterned on the first material, and the gate pad part on the gate pad is patterned on the part where there is no first material. Perform patterning [see FIG. 1(d) 30] Next, a second material [An film 27 in FIG. 1(e)] is vacuum-deposited at an angle inclined from perpendicular to the substrate 21 [see FIG. 1(d)]. See (e)]
Using the second material as a mask, the first material is processed by anisotropic dry etching to form a fine slit pattern of the first material [see FIG. 1(f)].
続いて、第2の物質を除去し、基体21を所定量リセス
エッチングしく第1図(g)参照)、ゲート用電極とな
る物質を蒸着・リフトオフすることにより(第1図(h
)参照〕、細かいゲート用!極部分28とより太いゲー
ト用電極のパッドとなるゲートパッド部分29を同時に
形成することができる。Next, the second material is removed and the base 21 is recess-etched by a predetermined amount (see FIG. 1(g)), and a material that will become the gate electrode is evaporated and lifted off (see FIG. 1(h)).
)], for fine gates! The pole portion 28 and the gate pad portion 29, which becomes a thicker gate electrode pad, can be formed at the same time.
(実施例)
以下、本発明の実施例について図面を参照しながら詳細
に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第1図は本発明の実施例を示すトランジスタのゲート用
電極の製造工程断面図である。FIG. 1 is a cross-sectional view of the manufacturing process of a gate electrode of a transistor showing an embodiment of the present invention.
まず、基体(半絶縁性ガリウムひ素基板)21上に、プ
ラズマ化学気相成長法によりSiN膜22を堆積する0
次いで、レジスト23を塗布し、真空蒸着法により蒸着
Sin、膜24を堆積する(第1図(a)参照)。First, a SiN film 22 is deposited on a substrate (semi-insulating gallium arsenide substrate) 21 by plasma chemical vapor deposition.
Next, a resist 23 is applied, and a film 24 of evaporated Sin is deposited by a vacuum evaporation method (see FIG. 1(a)).
次に、レジスト25を形成した後、パターニングする〔
第1図(b)参照〕。Next, after forming a resist 25, patterning is performed [
See Figure 1(b)].
次いで、反応性イオンエツチング(RIIE ) !置
を用いることにより、六フッ化イオウガス111Hによ
り蒸着sio、I]124を、0fIIIE ニよりレ
ジスト23を順次エツチング除去する。この場合、レジ
スト23のエツチングによって、レジスト25は完全に
除去される〔第1図(c)参照〕。Next, reactive ion etching (RIIE)! Using a sulfur hexafluoride gas 111H, the deposited sio, I] 124 and the resist 23 are sequentially etched away using a sulfur hexafluoride gas 111H and a resist 23 deposited with OfIIIE. In this case, the resist 25 is completely removed by etching the resist 23 [see FIG. 1(c)].
次いで、レジスト26を形成した後、逆テーパ形状のス
リットが形成されるようにレジスト26をパターニング
する。これにより、左側は電界効果トランジスタのゲー
ト部分a、右側はゲートを配線するためのゲートパッド
部分すが形成される。更に、レジスト26をマスクにゲ
ートパッド部分すのSiN膜22を六フッ化イオウガス
RIBによりエツチング除去する〔第1図(d)参照〕
、この時、蒸着SiO□膜24とSiN膜22の厚みに
ついては、ゲート部分aの蒸着S i OzM424は
殆どエツチングされないような寸法を選ぶものとし、か
つ、5t(hとSiNのエツチングの選択比が大きくと
れるようなエツチング条件を選ぶ。Next, after forming the resist 26, the resist 26 is patterned so that a slit having an inversely tapered shape is formed. As a result, a gate portion a of the field effect transistor is formed on the left side, and a gate pad portion for wiring the gate is formed on the right side. Furthermore, using the resist 26 as a mask, the SiN film 22 on the gate pad portion is removed by etching with sulfur hexafluoride gas RIB [see FIG. 1(d)].
At this time, the thicknesses of the vapor-deposited SiO□ film 24 and the SiN film 22 are selected such that the vapor-deposited SiOzM424 on the gate portion a is hardly etched, and the etching selectivity of 5t (h and SiN) is selected. Choose etching conditions that will give you a large amount of .
次に、垂直方向とθの角度をなす方向からAI!。Next, AI! from a direction that makes an angle of θ with the vertical direction! .
膜27を蒸着する〔第1図(e)参照〕。A film 27 is deposited [see FIG. 1(e)].
次に、六フフ化イオウガスRIBにより蒸着540゜8
24を、0□RIEによりレジスト23を、六フッ化イ
オウガスR1EによりSiN膜22を順次エツチングす
る(第1図(f)参照〕。Next, sulfur hexafluoride gas RIB was used to deposit 540°8
24, the resist 23 by 0□ RIE, and the SiN film 22 by sulfur hexafluoride gas R1E (see FIG. 1(f)).
次に、ウェットエツチングにより172膜27を除去し
た後、基体21を所定量リセスエッチングする〔第1図
(g)参照〕。Next, after removing the 172 film 27 by wet etching, the base 21 is recessed by a predetermined amount [see FIG. 1(g)].
次に、そのリセスエッチングされた基体21上に、トラ
ンジスタのゲート用電極としてのへ!電極2829を蒸
着・リフトオフにより形成する〔第1図(h)参照〕。Next, on the recess-etched base 21, a gate electrode for the transistor is formed! The electrode 2829 is formed by vapor deposition and lift-off [see FIG. 1(h)].
なお、上記の工程において、第1図(f)のSiNM2
2のRIEとそれに続< l膜27のエツチングは、
順序を入れ替えることも可能である。また、蒸着SiO
□膜24としては別の方法、例えばスパッタ法で形成し
た5iOzllでもよく、上記のエツチングの選択性を
満たすものであれば、他の物質でもかまわない。In addition, in the above process, the SiNM2 shown in FIG. 1(f)
2 RIE and subsequent etching of the film 27 are as follows:
It is also possible to change the order. In addition, evaporated SiO
The □ film 24 may be 5iOzll formed by another method, such as sputtering, or may be any other material as long as it satisfies the etching selectivity described above.
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。Furthermore, the present invention is not limited to the above embodiments,
Various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
(発明の効果)
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。(Effects of the Invention) As described above in detail, according to the present invention, the following effects can be achieved.
(1)電子ビーム露光装置を用いてさえも、かなり困難
な0.1μm程度の細いゲート用電極を、比較的容易に
形成することができる。(1) A thin gate electrode of about 0.1 μm, which is quite difficult to form even with an electron beam exposure device, can be formed relatively easily.
(2)電子ビーム露光装置等の高価な装置を必要とせず
、パターン形成にもそれほど時間を必要としないため、
量産性に優れている。(2) It does not require expensive equipment such as electron beam exposure equipment, and pattern formation does not require much time.
Excellent for mass production.
(3)ゲート長は、マスク材としての111gの斜め蒸
着の角度と逆テーパ形状を有するレジストの厚みだけで
決まるため、非常に精度の良いゲート長が実現できる。(3) Since the gate length is determined only by the angle of oblique evaporation of 111g as a mask material and the thickness of the resist having an inversely tapered shape, a highly accurate gate length can be achieved.
(4)非常に細かい金属パターンと、パッドとなるよう
なより広いパターンを同時に形成できるため、特に電界
効果トランジスタのゲート用電極の形成のための実用性
に優れている。(4) Since a very fine metal pattern and a wider pattern such as a pad can be formed at the same time, it is particularly practical for forming gate electrodes of field effect transistors.
第1図は本発明の実施例を示すトランジスタのゲート用
電極の製造工程断面図、第2図は従来のトランジスタの
ゲート用電極の製造工程断面図である。
21・・・基体、22・・・SiN lI!、23.2
5.26・・・レジスト、24・・・蒸着Si0g膜、
27・・・An膜、28.29・・・へ2電極(トラン
ジスタのゲート用電極)。
特許出願人 沖電気工業株式会社
代理人 弁理士 清 水 守(外1名)第
図(ぞe/)
第
図FIG. 1 is a cross-sectional view of the manufacturing process of a gate electrode of a transistor showing an embodiment of the present invention, and FIG. 2 is a cross-sectional view of the manufacturing process of a conventional gate electrode of a transistor. 21...Substrate, 22...SiN II! , 23.2
5.26...Resist, 24...Vapour-deposited Si0g film,
27...An film, 28. 29...2 electrodes (transistor gate electrode). Patent applicant Oki Electric Industry Co., Ltd. Agent Patent attorney Mamoru Shimizu (1 other person) Fig.
Claims (1)
方法において、 (a)基体上のチャネルにあたる部分のみに第1の物質
をパターニングした後、レジストを塗布し、第1の物質
上にはゲートのパターニングを、第1の物質のない部分
にはゲートのパッドにあたる部分のパターニングを行う
工程と、 (b)前記基体に対して垂直より傾いた角度より第2の
物質を真空蒸着し、該第2の物質をマスクに前記第1の
物質を異方性ドライエッチングによって加工し、該第1
の物質に細いスリットパターンを形成する工程と、 (c)前記第2の物質を除去した後、前記基体を所定量
リセスエッチングし、ゲート用電極となる物質を蒸着・
リフトオフすることにより、細いゲート用電極部分と、
より太いゲート用電極のパターンとなる部分とを同時に
形成する工程とを有するトランジスタのゲート用電極の
製造方法。[Claims] In a method for manufacturing a gate electrode of a transistor provided on a substrate, (a) after patterning a first material only in a portion corresponding to a channel on the substrate, applying a resist; (b) vacuum evaporation of a second material from an angle inclined from perpendicular to the substrate; The first material is processed by anisotropic dry etching using the second material as a mask.
(c) After removing the second material, recess-etching the substrate by a predetermined amount and depositing a material that will become the gate electrode.
By lifting off, the thin gate electrode part and
A method for manufacturing a gate electrode for a transistor, which method includes the step of simultaneously forming a portion that will become a thicker gate electrode pattern.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23269888A JPH0282535A (en) | 1988-09-19 | 1988-09-19 | Manufacture of electrode for transistor gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23269888A JPH0282535A (en) | 1988-09-19 | 1988-09-19 | Manufacture of electrode for transistor gate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282535A true JPH0282535A (en) | 1990-03-23 |
Family
ID=16943371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23269888A Pending JPH0282535A (en) | 1988-09-19 | 1988-09-19 | Manufacture of electrode for transistor gate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282535A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275643A (en) * | 1989-01-19 | 1990-11-09 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
-
1988
- 1988-09-19 JP JP23269888A patent/JPH0282535A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275643A (en) * | 1989-01-19 | 1990-11-09 | Sanyo Electric Co Ltd | Manufacture of semiconductor device |
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