JPH0282535A - トランジスタのゲート用電極の製造方法 - Google Patents
トランジスタのゲート用電極の製造方法Info
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- JPH0282535A JPH0282535A JP23269888A JP23269888A JPH0282535A JP H0282535 A JPH0282535 A JP H0282535A JP 23269888 A JP23269888 A JP 23269888A JP 23269888 A JP23269888 A JP 23269888A JP H0282535 A JPH0282535 A JP H0282535A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、トランジスタのゲート用電極の製造方法に係
り、特に化合物半導体等を用いたマイクロ波帯トランジ
スタの極短ゲート用電極の形成方法に関するものである
。
り、特に化合物半導体等を用いたマイクロ波帯トランジ
スタの極短ゲート用電極の形成方法に関するものである
。
（従来の技術）
従来、このような分野の技術としては、例えば以下に示
されるようなものがあった。
されるようなものがあった。
以下、その構成を図を用いて説明する。
第２図はかかる従来のトランジスタのゲート用電極の製
造工程断面図であり、特にマイクロ波帯トランジスタの
極短ゲート用電極の形成工程を示したものである。
造工程断面図であり、特にマイクロ波帯トランジスタの
極短ゲート用電極の形成工程を示したものである。
まず、基体（半絶縁性ガリウムひ素基板）１上にレジス
ト２を塗布し、その上に物質３を真空蒸着法等により形
成する。物質３としては、ドライエツチング可能な金属
等が良く用いられる。次に、レジスト４を塗布した後、
電子ビーム露光法等により、微細なパターンを形成する
〔第２図（ａ）参照〕。
ト２を塗布し、その上に物質３を真空蒸着法等により形
成する。物質３としては、ドライエツチング可能な金属
等が良く用いられる。次に、レジスト４を塗布した後、
電子ビーム露光法等により、微細なパターンを形成する
〔第２図（ａ）参照〕。
次に、このレジストパターンをマスクにドライエツチン
グにより物質３を加工する〔第２図（ｂ）参照〕。
グにより物質３を加工する〔第２図（ｂ）参照〕。
次に、０．ドライエツチングによりレジスト２をエツチ
ングする。この時、レジスト４は同時にエツチングされ
てしまう〔第２図（ｃ）参照〕。
ングする。この時、レジスト４は同時にエツチングされ
てしまう〔第２図（ｃ）参照〕。
次に、上記物質３とレジスト２からなる２層物質パター
ンをマスクに基体１を所定量リセスエッチングする［第
２図（ｄ）参照］。
ンをマスクに基体１を所定量リセスエッチングする［第
２図（ｄ）参照］。
次いで、該リセスエッチングされた基体ｌ上に金属５の
微細パターンを蒸着・リフトオフにより形成する〔第２
図（ｅ）参照〕。
微細パターンを蒸着・リフトオフにより形成する〔第２
図（ｅ）参照〕。
（発明が解決しようとする課Ｈ）
しかしながら、上記した従来技術によれば、電子ビーム
露光装置等の高価な装置が必要であるのみならず、その
ような電子ビーム露光装置を用いてさえ、０．１ μｍ
程度の微細パターンを描画するには非常に時間がかかり
、実用性に乏しい。
露光装置等の高価な装置が必要であるのみならず、その
ような電子ビーム露光装置を用いてさえ、０．１ μｍ
程度の微細パターンを描画するには非常に時間がかかり
、実用性に乏しい。
また、細かいパターンだけでなく、パッド等のより太い
パターンを同時に形成するには更に難がある。
パターンを同時に形成するには更に難がある。
本発明の主な目的は、従来から良く用いられていた光露
光法を採用し、かつ、０．１ μｍ程度の微細な金属パ
ターンを効率よく形成し得るトランジスタのゲート用電
極の製造方法を提供することである。
光法を採用し、かつ、０．１ μｍ程度の微細な金属パ
ターンを効率よく形成し得るトランジスタのゲート用電
極の製造方法を提供することである。
また、本発明の更なる目的は、微細な金属パターンの形
成法において、細かいパターンだけでなく、パッド等の
より太いパターンも同時に形成し得るトランジスタのゲ
ート用電極の製造方法を提供することである。
成法において、細かいパターンだけでなく、パッド等の
より太いパターンも同時に形成し得るトランジスタのゲ
ート用電極の製造方法を提供することである。
（課題を解決するための手段）
本発明は、上記問題点を解決するために、基体上に設け
られるトランジスタのゲート用電極の製造方法において
、（ａ）基体上のチャネルにあたる部分のみに第１の物
質をパターニングした後、レジストを塗布し、第１の物
質上にはゲートのパターニングを、第１の物質のない部
分にはゲートのパッドにあたる部分のパターニングを行
う工程と、（ｂ）前記基体に対して垂直より傾いた角度
より第２の物質を真空蒸着し、該第２の物質をマスクに
前記第１の物質を異方性ドライエツチングによって加工
し、該第１の物質に細いスリットパターンを形成する工
程と、（ｃ）前記第２の物質を除去した後、前記基体を
所定量リセスエッチングし、ゲート用電極となる物質を
蒸着・リフトオフすることにより、細いゲート用電極部
分と、より太いゲート用電極のパターンとなる部分とを
同時に形成する工程とを設けるようにしたものである。
られるトランジスタのゲート用電極の製造方法において
、（ａ）基体上のチャネルにあたる部分のみに第１の物
質をパターニングした後、レジストを塗布し、第１の物
質上にはゲートのパターニングを、第１の物質のない部
分にはゲートのパッドにあたる部分のパターニングを行
う工程と、（ｂ）前記基体に対して垂直より傾いた角度
より第２の物質を真空蒸着し、該第２の物質をマスクに
前記第１の物質を異方性ドライエツチングによって加工
し、該第１の物質に細いスリットパターンを形成する工
程と、（ｃ）前記第２の物質を除去した後、前記基体を
所定量リセスエッチングし、ゲート用電極となる物質を
蒸着・リフトオフすることにより、細いゲート用電極部
分と、より太いゲート用電極のパターンとなる部分とを
同時に形成する工程とを設けるようにしたものである。
（作用）
本発明によれば、第１図に示すように、基体２１上にト
ランジスタのゲート用電極を形成する工程において、チ
ャネルにあたる部分のみに第１の物質〔第１図（ｃ）に
おける蒸着５ｉｆｔ膜２４とレジスト２３〕をパターニ
ングした後、レジストを塗布し、第１の物質上にはゲー
ト部分ａのパターニングを、第１の物質のない部分には
ゲートのパッドにあるゲートパッド部分すのパターニン
グを行う〔第１図（ｄ）参照３０次に、第２の物質〔第
１図（ｅ）におけるＡｎ膜２７〕を基体２１に対して垂
直より傾いた角度より真空蒸着し〔第１図（ｅ）参照〕
、該第２の物質をマスクに第１の物質を異方性ドライエ
ツチングによって加工して、第１の物質の細かいスリッ
トパターンを形成する〔第１図（ｆ）参照〕。
ランジスタのゲート用電極を形成する工程において、チ
ャネルにあたる部分のみに第１の物質〔第１図（ｃ）に
おける蒸着５ｉｆｔ膜２４とレジスト２３〕をパターニ
ングした後、レジストを塗布し、第１の物質上にはゲー
ト部分ａのパターニングを、第１の物質のない部分には
ゲートのパッドにあるゲートパッド部分すのパターニン
グを行う〔第１図（ｄ）参照３０次に、第２の物質〔第
１図（ｅ）におけるＡｎ膜２７〕を基体２１に対して垂
直より傾いた角度より真空蒸着し〔第１図（ｅ）参照〕
、該第２の物質をマスクに第１の物質を異方性ドライエ
ツチングによって加工して、第１の物質の細かいスリッ
トパターンを形成する〔第１図（ｆ）参照〕。
続いて、第２の物質を除去し、基体２１を所定量リセス
エッチングしく第１図（ｇ）参照）、ゲート用電極とな
る物質を蒸着・リフトオフすることにより（第１図（ｈ
）参照〕、細かいゲート用！極部分２８とより太いゲー
ト用電極のパッドとなるゲートパッド部分２９を同時に
形成することができる。
エッチングしく第１図（ｇ）参照）、ゲート用電極とな
る物質を蒸着・リフトオフすることにより（第１図（ｈ
）参照〕、細かいゲート用！極部分２８とより太いゲー
ト用電極のパッドとなるゲートパッド部分２９を同時に
形成することができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示すトランジスタのゲート用
電極の製造工程断面図である。
電極の製造工程断面図である。
まず、基体（半絶縁性ガリウムひ素基板）２１上に、プ
ラズマ化学気相成長法によりＳｉＮ膜２２を堆積する０
次いで、レジスト２３を塗布し、真空蒸着法により蒸着
Ｓｉｎ、膜２４を堆積する（第１図（ａ）参照）。
ラズマ化学気相成長法によりＳｉＮ膜２２を堆積する０
次いで、レジスト２３を塗布し、真空蒸着法により蒸着
Ｓｉｎ、膜２４を堆積する（第１図（ａ）参照）。
次に、レジスト２５を形成した後、パターニングする〔
第１図（ｂ）参照〕。
第１図（ｂ）参照〕。
次いで、反応性イオンエツチング（ＲＩＩＥ ） ！置
を用いることにより、六フッ化イオウガス１１１Ｈによ
り蒸着ｓｉｏ、Ｉ］１２４を、０ｆＩＩＩＥ ニよりレ
ジスト２３を順次エツチング除去する。この場合、レジ
スト２３のエツチングによって、レジスト２５は完全に
除去される〔第１図（ｃ）参照〕。
を用いることにより、六フッ化イオウガス１１１Ｈによ
り蒸着ｓｉｏ、Ｉ］１２４を、０ｆＩＩＩＥ ニよりレ
ジスト２３を順次エツチング除去する。この場合、レジ
スト２３のエツチングによって、レジスト２５は完全に
除去される〔第１図（ｃ）参照〕。
次いで、レジスト２６を形成した後、逆テーパ形状のス
リットが形成されるようにレジスト２６をパターニング
する。これにより、左側は電界効果トランジスタのゲー
ト部分ａ、右側はゲートを配線するためのゲートパッド
部分すが形成される。更に、レジスト２６をマスクにゲ
ートパッド部分すのＳｉＮ膜２２を六フッ化イオウガス
ＲＩＢによりエツチング除去する〔第１図（ｄ）参照〕
、この時、蒸着ＳｉＯ□膜２４とＳｉＮ膜２２の厚みに
ついては、ゲート部分ａの蒸着Ｓ ｉ ＯｚＭ４２４は
殆どエツチングされないような寸法を選ぶものとし、か
つ、５ｔ（ｈとＳｉＮのエツチングの選択比が大きくと
れるようなエツチング条件を選ぶ。
リットが形成されるようにレジスト２６をパターニング
する。これにより、左側は電界効果トランジスタのゲー
ト部分ａ、右側はゲートを配線するためのゲートパッド
部分すが形成される。更に、レジスト２６をマスクにゲ
ートパッド部分すのＳｉＮ膜２２を六フッ化イオウガス
ＲＩＢによりエツチング除去する〔第１図（ｄ）参照〕
、この時、蒸着ＳｉＯ□膜２４とＳｉＮ膜２２の厚みに
ついては、ゲート部分ａの蒸着Ｓ ｉ ＯｚＭ４２４は
殆どエツチングされないような寸法を選ぶものとし、か
つ、５ｔ（ｈとＳｉＮのエツチングの選択比が大きくと
れるようなエツチング条件を選ぶ。
次に、垂直方向とθの角度をなす方向からＡＩ！。
膜２７を蒸着する〔第１図（ｅ）参照〕。
次に、六フフ化イオウガスＲＩＢにより蒸着５４０゜８
２４を、０□ＲＩＥによりレジスト２３を、六フッ化イ
オウガスＲ１ＥによりＳｉＮ膜２２を順次エツチングす
る（第１図（ｆ）参照〕。
２４を、０□ＲＩＥによりレジスト２３を、六フッ化イ
オウガスＲ１ＥによりＳｉＮ膜２２を順次エツチングす
る（第１図（ｆ）参照〕。
次に、ウェットエツチングにより１７２膜２７を除去し
た後、基体２１を所定量リセスエッチングする〔第１図
（ｇ）参照〕。
た後、基体２１を所定量リセスエッチングする〔第１図
（ｇ）参照〕。
次に、そのリセスエッチングされた基体２１上に、トラ
ンジスタのゲート用電極としてのへ！電極２８２９を蒸
着・リフトオフにより形成する〔第１図（ｈ）参照〕。
ンジスタのゲート用電極としてのへ！電極２８２９を蒸
着・リフトオフにより形成する〔第１図（ｈ）参照〕。
なお、上記の工程において、第１図（ｆ）のＳｉＮＭ２
２のＲＩＥとそれに続＜ ｌ膜２７のエツチングは、
順序を入れ替えることも可能である。また、蒸着ＳｉＯ
□膜２４としては別の方法、例えばスパッタ法で形成し
た５ｉＯｚｌｌでもよく、上記のエツチングの選択性を
満たすものであれば、他の物質でもかまわない。
２のＲＩＥとそれに続＜ ｌ膜２７のエツチングは、
順序を入れ替えることも可能である。また、蒸着ＳｉＯ
□膜２４としては別の方法、例えばスパッタ法で形成し
た５ｉＯｚｌｌでもよく、上記のエツチングの選択性を
満たすものであれば、他の物質でもかまわない。
また、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、次のよ
うな効果を奏することができる。
うな効果を奏することができる。
（１）電子ビーム露光装置を用いてさえも、かなり困難
な０．１μｍ程度の細いゲート用電極を、比較的容易に
形成することができる。
な０．１μｍ程度の細いゲート用電極を、比較的容易に
形成することができる。
（２）電子ビーム露光装置等の高価な装置を必要とせず
、パターン形成にもそれほど時間を必要としないため、
量産性に優れている。
、パターン形成にもそれほど時間を必要としないため、
量産性に優れている。
（３）ゲート長は、マスク材としての１１１ｇの斜め蒸
着の角度と逆テーパ形状を有するレジストの厚みだけで
決まるため、非常に精度の良いゲート長が実現できる。
着の角度と逆テーパ形状を有するレジストの厚みだけで
決まるため、非常に精度の良いゲート長が実現できる。
（４）非常に細かい金属パターンと、パッドとなるよう
なより広いパターンを同時に形成できるため、特に電界
効果トランジスタのゲート用電極の形成のための実用性
に優れている。
なより広いパターンを同時に形成できるため、特に電界
効果トランジスタのゲート用電極の形成のための実用性
に優れている。
第１図は本発明の実施例を示すトランジスタのゲート用
電極の製造工程断面図、第２図は従来のトランジスタの
ゲート用電極の製造工程断面図である。 ２１・・・基体、２２・・・ＳｉＮ ｌＩ！、２３．２
５．２６・・・レジスト、２４・・・蒸着Ｓｉ０ｇ膜、
２７・・・Ａｎ膜、２８．２９・・・へ２電極（トラン
ジスタのゲート用電極）。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外１名）第 図（ぞｅ／） 第 図
電極の製造工程断面図、第２図は従来のトランジスタの
ゲート用電極の製造工程断面図である。 ２１・・・基体、２２・・・ＳｉＮ ｌＩ！、２３．２
５．２６・・・レジスト、２４・・・蒸着Ｓｉ０ｇ膜、
２７・・・Ａｎ膜、２８．２９・・・へ２電極（トラン
ジスタのゲート用電極）。 特許出願人 沖電気工業株式会社 代理人 弁理士 清 水 守（外１名）第 図（ぞｅ／） 第 図
Claims (1)
- 【特許請求の範囲】 基体上に設けられるトランジスタのゲート用電極の製造
方法において、 （ａ）基体上のチャネルにあたる部分のみに第１の物質
をパターニングした後、レジストを塗布し、第１の物質
上にはゲートのパターニングを、第１の物質のない部分
にはゲートのパッドにあたる部分のパターニングを行う
工程と、 （ｂ）前記基体に対して垂直より傾いた角度より第２の
物質を真空蒸着し、該第２の物質をマスクに前記第１の
物質を異方性ドライエッチングによって加工し、該第１
の物質に細いスリットパターンを形成する工程と、 （ｃ）前記第２の物質を除去した後、前記基体を所定量
リセスエッチングし、ゲート用電極となる物質を蒸着・
リフトオフすることにより、細いゲート用電極部分と、
より太いゲート用電極のパターンとなる部分とを同時に
形成する工程とを有するトランジスタのゲート用電極の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23269888A JPH0282535A (ja) | 1988-09-19 | 1988-09-19 | トランジスタのゲート用電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23269888A JPH0282535A (ja) | 1988-09-19 | 1988-09-19 | トランジスタのゲート用電極の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0282535A true JPH0282535A (ja) | 1990-03-23 |
Family
ID=16943371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23269888A Pending JPH0282535A (ja) | 1988-09-19 | 1988-09-19 | トランジスタのゲート用電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0282535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275643A (ja) * | 1989-01-19 | 1990-11-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-19 JP JP23269888A patent/JPH0282535A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02275643A (ja) * | 1989-01-19 | 1990-11-09 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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