JPH02275643A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に微細な線
幅の電極や配線を形成する方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of forming electrodes and interconnections with fine line widths.
（ロ）従来の技術
半導体装置の電極や配線を選択的に形成する方法として
、リフトオフがある。これは基板上にレジスト膜を塗布
し、該レジスト膜を選択的に露光し、現像してレジスト
膜を開孔し、その上から電極材料を蒸着させ、レジスト
膜とレジスト膜上の？を極材料を除去することで、レジ
スト膜の開化部分のみで基板上に電極を形成するもので
ある。(b) Prior Art Lift-off is a method for selectively forming electrodes and wiring in a semiconductor device. This involves coating a resist film on a substrate, selectively exposing the resist film, developing it to open holes in the resist film, and depositing an electrode material on top of the resist film. By removing the electrode material, electrodes are formed on the substrate using only the exposed portions of the resist film.
一般にレジスト膜の選択的な露光はマスクを用いて行わ
れる。紫外線あるいは、遠赤外線による露光で開化され
たレジスト膜をマスクとして用いて形成した電極の実現
可能な最小線幅は０． ４〜０．５μｍ程度である。こ
れ以下の線幅を得る方法としては、Ｘ線による露光や、
マスクを用いずにレジスト膜を電子ビームで直線描画す
るものがある。しかし、Ｘ′ＪＩＡ露光の場合、Ｘ線露
光用マスクの製作が難しく、多くの工程を必要とし製作
コストが高く、また電子ビームで直接描画する場合は、
描画時間が非常に長くなるので、製造能率が極端に悪く
量産には不向きであるといった欠点を有している。Generally, selective exposure of a resist film is performed using a mask. The minimum line width that can be realized for an electrode formed using a resist film opened by exposure to ultraviolet rays or far infrared rays as a mask is 0. It is about 4 to 0.5 μm. Methods to obtain line widths smaller than this include exposure to X-rays,
There is a method in which a resist film is drawn in a straight line with an electron beam without using a mask. However, in the case of X'JIA exposure, it is difficult to manufacture an X-ray exposure mask, requiring many steps and high manufacturing costs, and when drawing directly with an electron beam,
Since the drawing time is very long, the manufacturing efficiency is extremely poor and it is unsuitable for mass production.
一方、電界効果型トランジスタ（ＦＥＴ） 、特にＧａ
Ａｓを用いたショットキ障壁によるＦＥＴや、ヘテロ接
合界面に蓄積する高移動電子を利用したＨ Ｅ ＭＴ、
特にＧ ａ Ａ ｓ ／ Ａ Ｉ Ｇ ａ Ａ ｓ へ
テロ接合を有するＨ Ｅ Ｍ Ｔは高電子移動度を有す
るので超高周波素子として使用される。ＦＥＴやＨＥＭ
Ｔのマイクロ波特性を向上させる（特に雑音指数の低下
）には、ゲート超の短縮が必要である。On the other hand, field-effect transistors (FETs), especially Ga
FET using Schottky barrier using As, H E MT using highly mobile electrons accumulated at the heterojunction interface,
In particular, HEMTs having a GaAs/AIGaAs heterojunction have high electron mobility and are therefore used as ultra-high frequency devices. FET and HEM
In order to improve the microwave characteristics of T (particularly to reduce the noise figure), it is necessary to shorten the gate length.
そこで、レジスト膜の開孔幅よりも短い線幅を得る方法
が提案されている（特開昭６３−２１８７７号公報参照
）。Therefore, a method of obtaining a line width shorter than the aperture width of the resist film has been proposed (see Japanese Patent Laid-Open No. 63-21877).
この方法を第４図（ａ）乃至（ｇ）を用いて説明する。This method will be explained using FIGS. 4(a) to 4(g).
まず、メサ部（２２）が形成された基板（２１）上にソ
ース電極（２３）及びドレイン電極（２４）を形成する
（第４図（ａ））。続いて全面にレジスト膜（２５）を
形成しく第４図（ｂ））、パターニングする（第４図（
Ｃ））。その後、基板（２１）表面に対して斜め方向か
ら金属膜（２６）を蒸着する（第４図（ｄ））。このと
き、金属膜（２６）が基板（２１）表面のゲート電極を
形成する予定の部位に付着しないように蒸着する方向を
決める必要がある。リセス部（２７）を形成しく第４図
（ｅ））、基板（２１）に対して垂直方向からゲート金
属膜（２８）を蒸着する（第４図（ｆ））。First, a source electrode (23) and a drain electrode (24) are formed on a substrate (21) on which a mesa portion (22) is formed (FIG. 4(a)). Next, a resist film (25) is formed on the entire surface (Fig. 4(b)) and patterned (Fig. 4(b)).
C)). Thereafter, a metal film (26) is deposited obliquely on the surface of the substrate (21) (FIG. 4(d)). At this time, it is necessary to determine the direction of vapor deposition so that the metal film (26) does not adhere to the area on the surface of the substrate (21) where the gate electrode is to be formed. To form a recessed portion (27) (FIG. 4(e)), a gate metal film (28) is deposited in a direction perpendicular to the substrate (21) (FIG. 4(f)).
最後にレジスト膜（２５）を除去することによりゲート
電極（２９）とゲートμ・Ｚド（３０ンを形成する（第
４図（ｇ））。Finally, the resist film (25) is removed to form a gate electrode (29) and a gate μ.Z electrode (30 nm) (FIG. 4(g)).
（ハ）発明が解決しようとする課題
上述した方法によっては、ゲート電極（２９）の長さは
短くなるが、その分、断面積も小さくなりゲート抵抗が
増大するという問題がある。(c) Problems to be Solved by the Invention Depending on the method described above, the length of the gate electrode (29) becomes shorter, but the cross-sectional area also becomes smaller and the gate resistance increases.
また、第４図（ｄ）に示した斜め蒸着のときにレジスト
膜（２５）の内壁に金属膜（２６）が付着してしまい、
後のりフトオフが困難になったり、ゲートバンド（３０
）のように広い部分をゲー）を極（１０）と同時に形成
する場合には、リフトオフ後に基板（２１）表面に付着
した金属膜（２６）がパリ（３１）となって残存すると
いう問題がある。Furthermore, during the oblique vapor deposition shown in FIG. 4(d), the metal film (26) adheres to the inner wall of the resist film (25).
It may become difficult to lift off the gate band (30
) When forming a wide area like the electrode (10) at the same time as the electrode (10), there is a problem that the metal film (26) attached to the surface of the substrate (21) remains as a layer (31) after lift-off. be.
（ニ）課題を解決するための手段
本発明は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上にレジスト膜を形成する工程と、前記レジス
ト膜をパターニングして開化を形成する工程と、基板表
面に対して斜め方向から第一の金属膜を形成する工程と
、前記第一の金属膜をマスクとして前記絶縁膜をエツチ
ングする工程と、基板表面に対して略垂直方向から第二
の金属膜を形成する工程と、前記レジスト膜を除去する
工程とを含むこと、を特徴とする半導体装置の製造方法
である。(D) Means for Solving the Problems The present invention includes a step of forming an insulating film on a semiconductor substrate, a step of forming a resist film on the insulating film, and a step of patterning the resist film to form a dielectric film. a step of forming a first metal film from an oblique direction with respect to the substrate surface; a step of etching the insulating film using the first metal film as a mask; and a step of etching the insulating film from a direction substantially perpendicular to the substrate surface. This method of manufacturing a semiconductor device includes the steps of forming a second metal film and removing the resist film.
（ホ）作用
本発明によれば、レジスト膜に形成する開化の幅に関係
なく、該レジスト膜と第一の金属膜の膜厚及び第一の金
属膜を形成する方向により電極や配線の線幅を決定でき
、しかもその線幅を前記開化の幅よりも短かくすること
ができる。(E) Effect According to the present invention, the electrode and wiring lines are determined by the thickness of the resist film and the first metal film and the direction in which the first metal film is formed, regardless of the width of the opening formed in the resist film. The line width can be determined, and the line width can be made shorter than the width of the opening.
また、開孔を逆テーパ状に形成することにより開孔の内
壁に第一の金属膜が付着し難くなるので、リフトオフの
工程が容易となり、パリも発生しない。Furthermore, by forming the opening in an inverted tapered shape, the first metal film becomes difficult to adhere to the inner wall of the opening, so the lift-off process becomes easy and no flash occurs.
（へ）実施例
本発明方法をＨＥ Ｍ Ｔに適用した第１実施例につい
て第１図（ａ）乃至（ｈ）を用いて説明する。(f) Example A first example in which the method of the present invention is applied to a HEMT will be described with reference to FIGS. 1(a) to (h).
ＧａＡｓ基板上にアンドープＧａＡｓを５０００Ａ、ア
ンドープＡＪ！ＧａＡｓ （Ａｌ＝０．３）を５０人、
ＳｉドープＡｇＧａＡｓ （ＡＪ！＝０゜３、Ｎ ＝
２ Ｘ Ｉ Ｑ ”ｃｍ−”）を５００人、Ｓｉドープ
ＧａＡｓ （Ｎ＝４ ｘ １０”ｃｍ−’）を５００人
順次ＭＢＥ法を用いて成長し半導体基板（１）を完成す
る。そして、基板（１）上にレジスト膜（東京応化製の
ＯＭ Ｒレジスト）を１６０００人塗布し、８０℃にて
１０分間ベークする。ＵＶ光にてパターンを露光した後
、現像、リンスをし、１５０℃にて１０分間ベークする
。このレジスト膜をマスフとして水酸化ナトリウム１０
％溶液と過酸化水素を１０対ｌに混合したエッチャント
にて基板（１）をエツチングしメサ部（２）を形成する
。レジスト膜は専用ストリッパーを用いて除去する。メ
サ部（２）が形成された基板（１）上にＰＣＶＤ法を用
いてＳｉ、Ｎ、膜（絶縁膜）（３）を２５００人形成す
る（第１図（ａ））。Undoped GaAs on a GaAs substrate at 5000A, undoped AJ! GaAs (Al=0.3) by 50 people,
Si-doped AgGaAs (AJ!=0°3, N=
2 X IQ "cm-") by 500 people and Si-doped GaAs (N=4 x 10"cm-') by 500 people using the MBE method to complete the semiconductor substrate (1). (1) Apply 16,000 resist films (OMR resist manufactured by Tokyo Ohka Co., Ltd.) on top and bake at 80°C for 10 minutes. After exposing the pattern to UV light, develop and rinse, and heat to 150°C. Bake for 10 minutes.Use this resist film as a mask and add 10% sodium hydroxide.
A mesa portion (2) is formed by etching the substrate (1) using an etchant containing a 10:1 mixture of % solution and hydrogen peroxide. The resist film is removed using a special stripper. On the substrate (1) on which the mesa portion (2) is formed, 2,500 Si, N, and films (insulating films) (3) are formed using the PCVD method (FIG. 1(a)).
次に、ソース電極及びドレイン′を極を形成する予定の
部分以外に上述と同様のレジスト膜を形成し、このレジ
スト膜をマスクとしてＲＩＥ法を用いてＳ＋＊Ｎｉ膜（
３）を除去する。このときの条件はＣＦ４ ガス１０
ｓｅｃｍ、圧力５０ ｍｍＴｏｒｒ、出力ｓｏｏｗ、時
間７分である。続いて、Ａｕ＋Ｇｅ／Ｎｉを２５００人
蒸着し、レジスト膜を除去し洗浄後、３６５℃、１０分
間の熱処理を施すことで、ソース電極（４）及びドレイ
ン電極（５）を形成する。そして、レジスト膜（フジハ
ンド１７ｊＬＭＲレジスト）（６）を７０００人塗布し
、６０℃にて６０分間ベークする。ＤｅｅｐＵＶ光にて
パターンを露光した後、８０℃にて５分間ベークし、現
ｆｉ（９０秒）、リンス（３０秒）をすることにより、
逆テーパ状（テーバ角６０°）の開孔（１２）を形成す
る（第１図（Ｃ））。Next, a resist film similar to that described above is formed in areas other than the portions where the source electrode and drain' are planned to be formed, and using this resist film as a mask, an S+*Ni film (
3) Remove. The conditions at this time are CF4 gas 10
secm, pressure 50 mmTorr, output soow, and time 7 minutes. Subsequently, 2,500 layers of Au+Ge/Ni are deposited, the resist film is removed, and after cleaning, heat treatment is performed at 365° C. for 10 minutes to form a source electrode (4) and a drain electrode (5). Then, a resist film (Fuji Hand 17j LMR resist) (6) was applied by 7,000 people and baked at 60° C. for 60 minutes. After exposing the pattern to Deep UV light, bake at 80°C for 5 minutes, apply heat (90 seconds), and rinse (30 seconds).
A reverse tapered opening (12) (Taber angle of 60°) is formed (FIG. 1(C)).
基板（１）表面に対して６５°の方向からＡｌ膜（第一
の金属膜）（７）を２０００人蒸着する（第１図（ｄ）
）。このときの角度はレジスト膜（６）の開孔（１２）
の内壁の一方側（１３）にへ２膜（７）が自身の膜厚分
のみ接することができるようにするのが望ましいが実際
には後の工程のりフトオフの容易さ、及びパリの発生を
防止するためにテーパよりも少し大きくしている。また
、後の工程において、基板（１）上のゲート金属膜とＡ
Ａ膜上のゲート金属膜を完全に連続した形にするために
、該Ａｌ膜（７）の膜厚は一定に厚くできない。このよ
うなことから、本実施例の場合、角度は基板に対して６
０〜７０°、膜厚は２０００〜４０００人が適切である
。尚、後の工程のリフトオフの容易さ、あるいはパリの
発生を考慮しないならば、前記角度を６０” 以下とし
てもよい。An Al film (first metal film) (7) was evaporated by 2000 people from a direction of 65° to the surface of the substrate (1) (Fig. 1 (d)).
). The angle at this time is the opening (12) of the resist film (6).
It is desirable to allow the second film (7) to contact one side (13) of the inner wall of the inner wall by its own film thickness, but in reality, it is necessary to make it easier to lift off the glue in the later process and to prevent the occurrence of paris. To prevent this, it is made slightly larger than the taper. In addition, in a later process, the gate metal film on the substrate (1) and the
In order to make the gate metal film on the A film completely continuous, the thickness of the Al film (7) cannot be made constant. For this reason, in this example, the angle is 6
0 to 70 degrees and a film thickness of 2,000 to 4,000 people are appropriate. Note that the angle may be set to 60'' or less if ease of lift-off in a later process or occurrence of flashing is not considered.
Ａｌ膜（７）をマスクとして基板（１）表面に対して略
垂直方向からＲＩＥ法を用いてＳＩ＋Ｎｌ＋膜（３）を
除去する（第１図（ｅ））。このときの条件はＣＦ＋、
ガス１０１０５ｃ、圧力５０ ｍａ＋Ｔｏｒｒ、出力６
００Ｗ、時間６分である。また、エツチング時間を長く
することでＳ Ｉ ＩＮ ４膜はサイド方向へエツチン
グされるので、エンチング時間を調整することでリセス
幅を調整することができる。Using the Al film (7) as a mask, the SI+Nl+ film (3) is removed by RIE from a direction substantially perpendicular to the surface of the substrate (1) (FIG. 1(e)). The conditions at this time are CF+,
Gas 10105c, pressure 50 ma+Torr, output 6
00W, time 6 minutes. Furthermore, since the S I IN 4 film is etched in the side direction by increasing the etching time, the recess width can be adjusted by adjusting the etching time.
残存したＳｉ、Ｎ、膜（３）をマスクとして基板（１）
を酒石酸と過酸化水素を２０：１に混合したエンチャン
トを用いてエツチングして１朶さ５００人のリセス部（
８）を形成する（第１図（ｆ））。Substrate (1) using the remaining Si, N, film (3) as a mask
was etched using an enchantment containing a 20:1 mixture of tartaric acid and hydrogen peroxide.
8) (Fig. 1(f)).
基板（１）表面に対して略垂直方向からゲート金属膜（
Ｔｉ：５００人、Ａｌ ： ６０００人；第二の金属膜
）（９）を蒸着する（第１図（ｇ））。The gate metal film (
Ti: 500 people, Al: 6000 people; second metal film) (9) is evaporated (FIG. 1(g)).
最後にレジスト膜（６）を除去することでゲート電極（
１０）及びゲートパッド（１１）を形成する（第１図（
ｈ））。このゲートを極（１０）のゲート長は開孔（１
２）の上端の幅が０．４μｍであっても０．２μｍとす
ることができる。また、ゲート電極（１０）のゲート抵
抗はＳｉＮ、膜（７）もゲート電極いて用いることがで
きるので、０．４μｍ長のゲート電極のゲート抵抗より
も２０％程度小さくすることができる。Finally, by removing the resist film (6), the gate electrode (
10) and gate pads (11) are formed (see Figure 1 (
h)). The gate length of the pole (10) of this gate is the aperture (1
2) Even if the width of the upper end is 0.4 μm, it can be set to 0.2 μm. Furthermore, since the SiN film (7) can also be used as a gate electrode, the gate resistance of the gate electrode (10) can be made approximately 20% smaller than the gate resistance of a 0.4 μm long gate electrode.
次に、第２実施例について説明する。Next, a second example will be described.
上述した第１実施例の第１図（ｈ）の工程に続いて、第
２図に示す如（Ｓｉ、Ｎ、膜（３）上に残存したＡ２膜
（７）をリン酸水溶液によりエツチング除去する。Following the process shown in FIG. 1(h) of the first embodiment described above, as shown in FIG. do.
これによって、Ｓｉ、Ｎ、膜（３）にＡｆｆｉ膜（７）
が接することにより発生するゲート容量をなくすること
ができ、結局ゲート電極（１０）のゲート容量を第１実
施例に比し低減することができる。By this, the Affi film (7) is formed on the Si, N, film (3).
It is possible to eliminate the gate capacitance caused by the contact between the two electrodes, and as a result, the gate capacitance of the gate electrode (10) can be reduced compared to the first embodiment.
次に第３実施例について説明する。Next, a third embodiment will be described.
上述した第１実施例の第１図（ｈ）の工程に続いて、第
３図に示す如＜５ＩＳＮ、膜（３）上に残存したＡｌ膜
（７）をリン酸水溶液によりエツチングする。本実施例
の場合、第２実施例のようにゲートバンド（１１）下の
Ａ２膜（７）を全てエツチングするのではなく、ゲート
電極（１０）下のＡｌ膜（７）が全てエンチングされる
時点からゲートパッド（１１〉下のＡ２膜（７）が全て
エツチングされる時点までの間でエンチングを止めてい
る。而してゲートパッド（１１）下にＡｆｆｉｌｌ！（
７）が残存することになる。Following the process shown in FIG. 1(h) of the first embodiment described above, the Al film (7) remaining on the film (3) is etched with a phosphoric acid aqueous solution as shown in FIG. In the case of this example, instead of etching the entire A2 film (7) under the gate band (11) as in the second example, the entire Al film (7) under the gate electrode (10) is etched. Etching is stopped between the time when the A2 film (7) under the gate pad (11) is completely etched.
7) will remain.
これによって、ゲート容量を低減し、かつゲートパッド
（１１）のはがれを防止することができる。Thereby, gate capacitance can be reduced and peeling of the gate pad (11) can be prevented.
すなわち、第２実施例では、ゲートパッド（ｌ］）の庇
部（１３）の重みによりゲートパッド（１１）に脚部（
１４）で折れてしまう虞があるが、本実施例ではゲート
容量の低減に関係のないゲートパッド（１１）下にＡｌ
膜（７）を残しているので、脚部（１４）の折れが発生
する虞を無くすことができる。That is, in the second embodiment, the weight of the eaves part (13) of the gate pad (1) causes the leg part (
14), but in this example, Al is placed under the gate pad (11) which is not related to reducing the gate capacitance.
Since the membrane (7) remains, there is no possibility that the leg (14) will break.
尚、ゲート電極（１０）下にＡｌ膜（７）が全くなくと
も、ゲート電極（１０）の庇部（１５）はゲートパッド
（１１）の庇部（１４）に比し十分に軽いのでゲート電
極（１０）の脚部（工６）は殆んど折れることはない。Note that even if there is no Al film (7) under the gate electrode (10), the eaves (15) of the gate electrode (10) is sufficiently lighter than the eaves (14) of the gate pad (11), so the gate The legs (work 6) of the electrode (10) hardly ever break.
−上述の各実施例にＢいて、第１図（ｂ）の工程におい
て、次にゲートパッド（１１）が形成される部分のＳｉ
、Ｎ、膜（３）のみを除去してもよい。尚、ゲート電極
（１０）が形成される部分のＳｉ、Ｎ、膜（３）がない
と種々の不都合（例えばリセス部を形成した場合、Ａｌ
膜（７）の両側に溝ができてしまいソース・ドレイン間
の抵抗が増大する。）がある。- In each of the above-mentioned embodiments, in the process of FIG.
, N, only the film (3) may be removed. Note that if the Si, N, and film (3) are not present in the area where the gate electrode (10) is formed, various problems (for example, when a recessed portion is formed, the Al
Grooves are formed on both sides of the film (7), increasing the resistance between the source and drain. ).
また、上述の各実施例ではりフトオフの工程を容易にす
ること及びパリの発生を防止することを考慮して、開孔
（１２）を逆テーパ状としたが、開化（１２）の形状を
テーパ無し、順テーパ状とし、ゲートを極の短縮及び低
抵抗化のみを達成するようにしてもよい。In addition, in each of the above embodiments, the opening (12) was formed into a reverse tapered shape in order to facilitate the beam lift-off process and to prevent the occurrence of flashing, but the shape of the opening (12) was The gate may have no taper or a forward tapered shape to achieve only shortening of the pole and lowering the resistance of the gate.
（ト）発明の効果
本発明は以上の説明から明らかなように、形成される電
極や配線の幅はレジスト膜のパターニングの幅よりも狭
いものとなる。すなわち、従来のフォトエツチングで実
現可能な線幅よりも短いゲート長を得ることができ、Ｆ
ＥＴやＨＥ Ｍ Ｔの特性の大幅な改善を図ることがで
きる。(g) Effects of the Invention As is clear from the above description, the width of the formed electrodes and wiring is narrower than the patterning width of the resist film. In other words, it is possible to obtain a gate length shorter than the line width that can be achieved with conventional photoetching, and the F
It is possible to significantly improve the characteristics of ET and HEMT.
また、開化の形状等を工夫することにより、リフトオフ
の工程を容易にしたり、パリの発生を防止できる。In addition, by devising the shape of the opening, etc., the lift-off process can be facilitated and the occurrence of cracks can be prevented.
第１図＜ａ）乃至（ｈ）は本発明の第１実施例を説明す
るための工程説明図、第２図は本発明の第２図実施例を
説明するための工程説明図、第３図は本発明の第３実施
例を説明するための工程説明図、第４図（ａ）乃至（ｇ
）は従来技術を説明するための工程説明図である。
（１）・・・半導体基板、（２）・・・メサ部、（３）
・・・絶縁膜（Ｓ ｉ ｘＮｔ） 、（６）・・レジス
ト膜、（７）・・・第一の金属膜（Ａｆｆｉ膜）、（９
）・・・ゲート金属膜（第二の金属ｔｌり 、 （１０
）・・・ゲート電極、（１１）・・・ゲートパッド。
第２図1<a) to (h) are process explanatory diagrams for explaining the first embodiment of the present invention, FIG. 2 is a process explanatory diagram for explaining the FIG. 2 embodiment of the present invention, and FIG. The figures are process explanatory diagrams for explaining the third embodiment of the present invention, and Figures 4 (a) to (g)
) is a process explanatory diagram for explaining the prior art. (1)...Semiconductor substrate, (2)...Mesa part, (3)
... Insulating film (S i x Nt), (6) ... Resist film, (7) ... First metal film (Affi film), (9
)...Gate metal film (second metal film, (10
)...Gate electrode, (11)...Gate pad. Figure 2
Claims (1)
膜上にレジスト膜を形成する工程と、前記レジスト膜を
パターニングして開孔を形成する工程と、基板表面に対
して斜め方向から第一の金属膜を形成する工程と、前記
第一の金属膜をマスクとして前記絶縁膜をエッチングす
る工程と、基板表面に対して略垂直方向から第二の金属
膜を形成する工程と、前記レジスト膜を除去する工程と
、を含むことを特徴とする半導体装置の製造方法。 ２、前記第一の金属膜をエッチングする工程を含むこと
を特徴とする請求項１記載の半導体装置の製造方法。 ３、前記開孔を逆テーパ状に形成することを特徴とする
請求項１または２記載の半導体装置の製造方法。[Claims] 1. A step of forming an insulating film on a semiconductor substrate, a step of forming a resist film on the insulating film, a step of patterning the resist film to form an opening, and a step of forming an opening on the substrate surface. a step of forming a first metal film from a direction oblique to the substrate surface, a step of etching the insulating film using the first metal film as a mask, and a step of forming a second metal film from a direction substantially perpendicular to the substrate surface. A method for manufacturing a semiconductor device, comprising the steps of forming the resist film and removing the resist film. 2. The method of manufacturing a semiconductor device according to claim 1, further comprising the step of etching the first metal film. 3. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein the opening is formed in a reverse tapered shape.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-10206 | 1989-01-19 | ||
| JP1020689 | 1989-01-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275643A true JPH02275643A (en) | 1990-11-09 |
Family
ID=11743797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9670489A Pending JPH02275643A (en) | 1989-01-19 | 1989-04-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275643A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141222A (en) * | 1983-01-31 | 1984-08-13 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS60249373A (en) * | 1984-05-24 | 1985-12-10 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS61100977A (en) * | 1984-10-22 | 1986-05-19 | Sharp Corp | Pattern formation method |
| JPH0282535A (en) * | 1988-09-19 | 1990-03-23 | Oki Electric Ind Co Ltd | Manufacture of electrode for transistor gate |
-
1989
- 1989-04-17 JP JP9670489A patent/JPH02275643A/en active Pending
Patent Citations (4)
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