JPH0282579A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0282579A JPH0282579A JP63234021A JP23402188A JPH0282579A JP H0282579 A JPH0282579 A JP H0282579A JP 63234021 A JP63234021 A JP 63234021A JP 23402188 A JP23402188 A JP 23402188A JP H0282579 A JPH0282579 A JP H0282579A
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- Japan
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- thin film
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- film transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクティブマトリックス方式の液晶デイスプレ
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
ィや、イメージセンサや３次元集積回路などに応用され
る薄膜トランジスタに関する。
従来の薄膜トランジスタは、例えばＪＡＰＡＮＤＩＳＰ
ＬＡＹ ’８６の１９８６年ｐ１９６〜ｐ１９９に示
される様な構造であった。この構造を一般化して、その
概要を第２図に示す、 （ａ）図は上視図であり（ｂ）
図はＡＡ’における断面図である。ガラス、石英、サフ
ァイア等の絶縁基板２０１上に、ドナーあるいは、アク
セプタとなる不純物を添加した多結晶シリコン薄膜から
成るソース電極２０２及びドレイン電極２０３が形成さ
れている。これに接して、ソース電極２０４とドレイン
電極２０５が設けられており、更にソース電極２０２及
びドレイン電極２０３の上側で接し両者を結ぶように多
結晶シリコン薄膜から成る半導体層２０６が形成されて
いる。これらを被覆するようにゲート絶縁膜２０７が熱
ＣＶＤ法により形成されている。更にこれに接しゲート
電極２０８が設けられている。
ＬＡＹ ’８６の１９８６年ｐ１９６〜ｐ１９９に示
される様な構造であった。この構造を一般化して、その
概要を第２図に示す、 （ａ）図は上視図であり（ｂ）
図はＡＡ’における断面図である。ガラス、石英、サフ
ァイア等の絶縁基板２０１上に、ドナーあるいは、アク
セプタとなる不純物を添加した多結晶シリコン薄膜から
成るソース電極２０２及びドレイン電極２０３が形成さ
れている。これに接して、ソース電極２０４とドレイン
電極２０５が設けられており、更にソース電極２０２及
びドレイン電極２０３の上側で接し両者を結ぶように多
結晶シリコン薄膜から成る半導体層２０６が形成されて
いる。これらを被覆するようにゲート絶縁膜２０７が熱
ＣＶＤ法により形成されている。更にこれに接しゲート
電極２０８が設けられている。
しかし、従来の薄膜トランジスタは次のような問題点を
有していた。
有していた。
熱ＣＶＤ法により基板の強度を、４００°Ｃに保持し、
ゲート絶縁膜を形成するため、基板として＃７０５９
（コーニング社製）を使用した場合、ゲート絶縁膜の熱
膨張係数が約６ｘＩＣＭ’と小さいのに対し、＃７０５
９基板は４６ｘｌＯ−マと大きい為、ゲート絶縁膜形成
後基板の反り、変形、ゲート絶縁膜のひび割れ等が生じ
、薄膜トランジスタの欠陥の原因となっていた。又基板
を大型化した場合、上記の現象が顕著に見られ基板の大
型化の大きな防げとなっていた。
ゲート絶縁膜を形成するため、基板として＃７０５９
（コーニング社製）を使用した場合、ゲート絶縁膜の熱
膨張係数が約６ｘＩＣＭ’と小さいのに対し、＃７０５
９基板は４６ｘｌＯ−マと大きい為、ゲート絶縁膜形成
後基板の反り、変形、ゲート絶縁膜のひび割れ等が生じ
、薄膜トランジスタの欠陥の原因となっていた。又基板
を大型化した場合、上記の現象が顕著に見られ基板の大
型化の大きな防げとなっていた。
又熱ＣＶＤ法によりゲート絶縁膜を形成すると形成され
た絶１ＩＩＩの膜質が悪く、薄膜トランジスタの表面電
荷密度が約Ｉ Ｘ １０”ａｍ−’と大きく、信頼性を
著しく低下させていた。
た絶１ＩＩＩの膜質が悪く、薄膜トランジスタの表面電
荷密度が約Ｉ Ｘ １０”ａｍ−’と大きく、信頼性を
著しく低下させていた。
熱ＣＶＤ法は、基板をセットする治具や、チャンバーに
付着した５１０１の膜質が悪く、容易に剥離してパーテ
ィクルが発生し、形成したゲート絶縁膜にピンホールが
生じ、薄膜トランジスタの欠陥の原因となっていた。
付着した５１０１の膜質が悪く、容易に剥離してパーテ
ィクルが発生し、形成したゲート絶縁膜にピンホールが
生じ、薄膜トランジスタの欠陥の原因となっていた。
本発明は、このような問題点を解決するものであり、そ
の目的とするところは、信頼性の高い薄膜トランジスタ
を大面積にわたり、低欠陥で提供することにある。
の目的とするところは、信頼性の高い薄膜トランジスタ
を大面積にわたり、低欠陥で提供することにある。
本発明の薄膜トランジスタは、ソース電極及びドレイン
電極の断面形状のテーパー角が６０度以下であり、ゲー
ト絶縁膜をＥＣＲプラズマＣＶＤ法で形成したことを特
徴とする。
電極の断面形状のテーパー角が６０度以下であり、ゲー
ト絶縁膜をＥＣＲプラズマＣＶＤ法で形成したことを特
徴とする。
以下実施例に基づいて本発明の詳細な説明する。
第１図に本発明による薄膜トランジスタの構造を示す。
第１図（ａ）に示す様にガラス、石英、サファイア等の
絶縁基板１０１上にドナーあるいはアクセプタとなる不
純物を添加した多結晶シリコン、非晶質シリコン等のシ
リコン薄膜を減圧ＣＶＤ法、プラズマＣＶＤ法等のＣＶ
Ｄ法あるいは、真空蒸着法、スパッタ法により形成する
０次にフォトリソグラフィー技術により所定の形状にフ
ォトレジスト膜を形成し、 ドライエツチング技術によ
りシリコン薄膜をエツチングし、ソース電極１０２及び
ドレイン電極１０３を形成する。エツチングに使用した
ガスはＣＦａガスと０２ガスの混合ガスであり、ＣＦａ
ｌＯｐ比を小さくすればテーパー角１０４は小さく、逆
にＣＦ ａｌ Ｏｅ比を大きくすればテーパー角１０４
は大きくなる。ＣＦ＊１０ｅ比を厳密に制御すれば再現
性よくテーパー角１０４を調整することができる。ＣＦ
４１０２＝０．２５とし６０度のテーパー角１０４が得
られた。ソース電極１０２及びドレイン電極１０３の膜
厚は５００〜５０００Ａが望ましい。
絶縁基板１０１上にドナーあるいはアクセプタとなる不
純物を添加した多結晶シリコン、非晶質シリコン等のシ
リコン薄膜を減圧ＣＶＤ法、プラズマＣＶＤ法等のＣＶ
Ｄ法あるいは、真空蒸着法、スパッタ法により形成する
０次にフォトリソグラフィー技術により所定の形状にフ
ォトレジスト膜を形成し、 ドライエツチング技術によ
りシリコン薄膜をエツチングし、ソース電極１０２及び
ドレイン電極１０３を形成する。エツチングに使用した
ガスはＣＦａガスと０２ガスの混合ガスであり、ＣＦａ
ｌＯｐ比を小さくすればテーパー角１０４は小さく、逆
にＣＦ ａｌ Ｏｅ比を大きくすればテーパー角１０４
は大きくなる。ＣＦ＊１０ｅ比を厳密に制御すれば再現
性よくテーパー角１０４を調整することができる。ＣＦ
４１０２＝０．２５とし６０度のテーパー角１０４が得
られた。ソース電極１０２及びドレイン電極１０３の膜
厚は５００〜５０００Ａが望ましい。
第１図（ｂ）に示す様に金属、透明導電膜等から成るソ
ース配線１０５及びドレイン配線１０６をスパッタ法あ
るいは真空蒸着法により形成し、多結晶シリコンあるい
は非晶質シリコン等のシリコン薄膜から成る半導体層１
０７を減圧ＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法あ
るいは真空蒸着法により形成する。その膜厚は２００Ｏ
Ａ以下が望ましい０次に、ＥＣＲプラズマＣＶＤ法によ
り５ｉｄｅ、ＳｉＮｘ等のゲート絶縁膜１０８を形成す
る。使用した装置の概略を第３図に示す、主要部は、プ
ラズマ室３０３と試料室３１０で構成されプラズマ室３
０３に石英窓３１１を通して、周波数２．４５ＧＨｚ、
１１０７−６００Ｗのマイクロ波３０７が、外周の磁気
コイル３０５により磁界が供給できる。プラズマ室内で
マイクロ波と磁界の相互作用で発生した高活性プラズマ
とイオン流３０４は発散磁界によって試料室３１０へ輸
送され、気相反応・表面反応を経て、絶縁基板３０１上
に膜が形成される。５ｉｎｓを形成する場合ガスライン
３０６より１５ ＊ｃｃｎの酸素ガスが、ガスライン３
０８より６１ｔｅｌｌの５ｉＨｎガスを供給した。この
時の圧力は６．０ｘｌＯ−’Ｔｏｒｒで、形成速度は約
６７０ Ａ ／ ｍ ｉ ｎであった。その膜厚は１０
００〜５０００Ａが望ましい、試料台３０２に固定され
た基板３０１は、高活性プラズマとイオン流の衝撃効果
により、低温で良質の膜が得られる一方ＥＣＲプラズマ
ＣＶＤ法は高活性プラズマ流の強い方向性のゆえに、段
差側壁部の脆弱さが顕著となる。この結果ゲート絶縁膜
の破壊電圧を極端に低くしてしまう、破壊電界強度とテ
ーパー角の関係を第５図に示す、この破壊電界強度はテ
ーパー角に大きく依存しており、テーパー角を６０度以
下にすると６ Ｍ Ｖ ／ ｃ ｍという大きな値が得
られた。
ース配線１０５及びドレイン配線１０６をスパッタ法あ
るいは真空蒸着法により形成し、多結晶シリコンあるい
は非晶質シリコン等のシリコン薄膜から成る半導体層１
０７を減圧ＣＶＤ法、プラズマＣＶＤ法等のＣＶＤ法あ
るいは真空蒸着法により形成する。その膜厚は２００Ｏ
Ａ以下が望ましい０次に、ＥＣＲプラズマＣＶＤ法によ
り５ｉｄｅ、ＳｉＮｘ等のゲート絶縁膜１０８を形成す
る。使用した装置の概略を第３図に示す、主要部は、プ
ラズマ室３０３と試料室３１０で構成されプラズマ室３
０３に石英窓３１１を通して、周波数２．４５ＧＨｚ、
１１０７−６００Ｗのマイクロ波３０７が、外周の磁気
コイル３０５により磁界が供給できる。プラズマ室内で
マイクロ波と磁界の相互作用で発生した高活性プラズマ
とイオン流３０４は発散磁界によって試料室３１０へ輸
送され、気相反応・表面反応を経て、絶縁基板３０１上
に膜が形成される。５ｉｎｓを形成する場合ガスライン
３０６より１５ ＊ｃｃｎの酸素ガスが、ガスライン３
０８より６１ｔｅｌｌの５ｉＨｎガスを供給した。この
時の圧力は６．０ｘｌＯ−’Ｔｏｒｒで、形成速度は約
６７０ Ａ ／ ｍ ｉ ｎであった。その膜厚は１０
００〜５０００Ａが望ましい、試料台３０２に固定され
た基板３０１は、高活性プラズマとイオン流の衝撃効果
により、低温で良質の膜が得られる一方ＥＣＲプラズマ
ＣＶＤ法は高活性プラズマ流の強い方向性のゆえに、段
差側壁部の脆弱さが顕著となる。この結果ゲート絶縁膜
の破壊電圧を極端に低くしてしまう、破壊電界強度とテ
ーパー角の関係を第５図に示す、この破壊電界強度はテ
ーパー角に大きく依存しており、テーパー角を６０度以
下にすると６ Ｍ Ｖ ／ ｃ ｍという大きな値が得
られた。
最後に金属、透明導電膜より成るゲート電極１０９をス
パッタ法、真空蒸着法により形成する。
パッタ法、真空蒸着法により形成する。
この様に構成された薄膜トランジスタは、テーパー角を
６０度以下にすることにより、ゲート絶縁膜の破壊電圧
を大きくでき、薄膜トランジスタの欠陥を低減できる。
６０度以下にすることにより、ゲート絶縁膜の破壊電圧
を大きくでき、薄膜トランジスタの欠陥を低減できる。
又基板の温度を加熱することなく、ゲート絶縁膜を形成
できるため、基板に熱１１５ｍ係数の大きいガラス基板
を用いた場合、形成されたゲート絶縁膜とガラス基板の
熱膨張係数の差が問題となることがなく基板の反り、変
形、ゲート絶縁膜のひび割れ等は生じない。
できるため、基板に熱１１５ｍ係数の大きいガラス基板
を用いた場合、形成されたゲート絶縁膜とガラス基板の
熱膨張係数の差が問題となることがなく基板の反り、変
形、ゲート絶縁膜のひび割れ等は生じない。
又、効率よく、反応ガスを分解し膜を形成するため試料
室３１０の壁面等にはほとんど膜が付着することがなく
、原理的にパーティクルの発生は少なく、ピンホールの
ないゲート絶縁膜が容易に得られる。
室３１０の壁面等にはほとんど膜が付着することがなく
、原理的にパーティクルの発生は少なく、ピンホールの
ないゲート絶縁膜が容易に得られる。
更に、反応ガスを供給する前に、５ｘｌＯ−’Ｔｏｒｒ
以下の高真空とし、膜の形成もｔｏ−”ｒ。
以下の高真空とし、膜の形成もｔｏ−”ｒ。
ｒｒ台で形成するため、形成されたゲート絶縁膜中の不
純物が極めて少なく、その結果薄膜トランジスタの表面
電荷密度も熱ＣＶＤ法の１／３〜１／１０と小さな値と
なり、薄膜トランジスタの信頼性を大幅に向上できる。
純物が極めて少なく、その結果薄膜トランジスタの表面
電荷密度も熱ＣＶＤ法の１／３〜１／１０と小さな値と
なり、薄膜トランジスタの信頼性を大幅に向上できる。
本発明の薄膜トランジスタの特性を第４図に示す、横軸
はゲート電圧ｖｏ・、縦軸はドレイン電流ＩＱの対数値
である。ドレイン電圧ｖ■は４ｖ、チャネル長チャネル
幅ともに１０μｍである。半導体層には多結晶シリコン
を用いその膜厚は２００人、ゲート絶縁膜はＳ ｉ Ｏ
２を用いてその膜厚は１５００人である。破線は従来の
熱ＣＶＤ法によりゲート絶縁膜を形成した薄膜トランジ
スタ、実線は本発明のＥＣＲプラズマＣＶＤにより形成
した薄膜トランジスタである。第４図から明らかな様に
表面電荷密度が減少したため、ゲート電圧Ｏｖでのドレ
イン電流Ｉｎが約４桁小さくなり、サブスレショルド領
域での立上りも急峻となり特性が向上している。この結
果液晶デイスプレィに応用した場合低電圧駆動が可能と
なり、コントラスト比の大きい高画質のデイスプレィが
実現できる。
はゲート電圧ｖｏ・、縦軸はドレイン電流ＩＱの対数値
である。ドレイン電圧ｖ■は４ｖ、チャネル長チャネル
幅ともに１０μｍである。半導体層には多結晶シリコン
を用いその膜厚は２００人、ゲート絶縁膜はＳ ｉ Ｏ
２を用いてその膜厚は１５００人である。破線は従来の
熱ＣＶＤ法によりゲート絶縁膜を形成した薄膜トランジ
スタ、実線は本発明のＥＣＲプラズマＣＶＤにより形成
した薄膜トランジスタである。第４図から明らかな様に
表面電荷密度が減少したため、ゲート電圧Ｏｖでのドレ
イン電流Ｉｎが約４桁小さくなり、サブスレショルド領
域での立上りも急峻となり特性が向上している。この結
果液晶デイスプレィに応用した場合低電圧駆動が可能と
なり、コントラスト比の大きい高画質のデイスプレィが
実現できる。
イメージセンサや３次元集積回路へ応用した場合、低電
圧駆動、低消費電力が実現できる。
圧駆動、低消費電力が実現できる。
本発明は次のようなすぐれた効果を有する。第１に、薄
膜トランジスタのゲート絶縁膜の破壊電圧が大きくなり
、欠陥の低減、信頼性が向上できる。
膜トランジスタのゲート絶縁膜の破壊電圧が大きくなり
、欠陥の低減、信頼性が向上できる。
第２に、ゲート絶縁膜とガラス基板の熱膨張係数の差が
問題となることがなく、基板の反り、変形、ゲート絶縁
膜のひび割れ等の発生はなく、大面積にわたり欠陥の少
ない薄膜トランジスタを形成できる。
問題となることがなく、基板の反り、変形、ゲート絶縁
膜のひび割れ等の発生はなく、大面積にわたり欠陥の少
ない薄膜トランジスタを形成できる。
第３に、薄膜トランジスタの表面電荷密度が１×１０−
會１゜ｍ−’〜３Ｘ１０−”ｃｍ−”と少なく、信頼性
を大幅に向上できる。
會１゜ｍ−’〜３Ｘ１０−”ｃｍ−”と少なく、信頼性
を大幅に向上できる。
第４にＥＣＲプラズマＣＶＤ法は原理的にパーティクル
の発生が少なく、ピンホール等の欠陥のないゲート絶縁
膜が容易に得られ、薄膜トランジスタの低欠陥化が実現
できる。
の発生が少なく、ピンホール等の欠陥のないゲート絶縁
膜が容易に得られ、薄膜トランジスタの低欠陥化が実現
できる。
第５に、薄膜トランジスタの電気特性が向上し、低電圧
駆動が可能で高コントラスト比の液晶デイスプレィが実
現できる。
駆動が可能で高コントラスト比の液晶デイスプレィが実
現できる。
以上のように、本発明の薄膜トランジスタは数多くの優
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリックス基板やその周辺回路
、イメージセンサ、３次元集積回路など多岐にわたる。
れた効果を有するものであり、その応用範囲は、デイス
プレィ用のアクティブマトリックス基板やその周辺回路
、イメージセンサ、３次元集積回路など多岐にわたる。
第１図（ａ）（ｂ）は本発明の薄膜トランジス夕の製造
方法を示した断面図。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示しくａ）は上視図、 （ｂ）は断面図。 第３図はＥＣＲプラズマＣＶＤ装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 第５図はゲート絶縁膜の破壊電界強度とテーパー角の関
係を示すグラフ。 １０１．２０１，３０１・・・絶縁基板１０２．２０２
・・・ソース電極 １０３．２０３・・・ドレイン電極 １０７．２０６・・・半導体層 １０５．２０４・・・ソース配線 １０６．２０５・・・ドレイン配線 １０８．２０７・・・第一絶縁膜 ３０４・・・イオン流 １０９．２０８・・・ゲート電極 ３０３・・・プラズマ室 ３０５・・・磁気コイル ３０６．３０８・・・ガスライン ３０７・・・マイクロ波 ３０９・・・真空排気 ３１０・・・試料室 ３１１・・・石英窓
方法を示した断面図。 第２図（ａ）（ｂ）は従来の薄膜トランジスタの構造を
示しくａ）は上視図、 （ｂ）は断面図。 第３図はＥＣＲプラズマＣＶＤ装置の概略図。 第４図は薄膜トランジスタの特性を示すグラフ。 第５図はゲート絶縁膜の破壊電界強度とテーパー角の関
係を示すグラフ。 １０１．２０１，３０１・・・絶縁基板１０２．２０２
・・・ソース電極 １０３．２０３・・・ドレイン電極 １０７．２０６・・・半導体層 １０５．２０４・・・ソース配線 １０６．２０５・・・ドレイン配線 １０８．２０７・・・第一絶縁膜 ３０４・・・イオン流 １０９．２０８・・・ゲート電極 ３０３・・・プラズマ室 ３０５・・・磁気コイル ３０６．３０８・・・ガスライン ３０７・・・マイクロ波 ３０９・・・真空排気 ３１０・・・試料室 ３１１・・・石英窓
Claims (2)
- （１）所定の基板上に、ソース電極及びドレイン電極と
、該ソース電極と該ドレイン電極を結ぶ半導体層と、該
半導体層を被覆するゲート絶縁膜と、該ゲート絶縁膜を
介して設けられたゲート電極を具備する薄膜トランジス
タにおいて、該ソース電極及び該ドレイン電極の断面形
状の該基板面とエッチング面の成す角度（以下テーパー
角と呼ぶ）が６０度以下であることを特徴とする薄膜ト
ランジスタ。 - （２）該ゲート絶縁膜を電子サイクロトロン共鳴プラズ
マＣＶＤ法（以下ＥＣＲプラズマＣＶＤ法と呼ぶ）で形
成したことを特徴とする請求項１記載の薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234021A JP2841381B2 (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63234021A JP2841381B2 (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0282579A true JPH0282579A (ja) | 1990-03-23 |
| JP2841381B2 JP2841381B2 (ja) | 1998-12-24 |
Family
ID=16964317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63234021A Expired - Lifetime JP2841381B2 (ja) | 1988-09-19 | 1988-09-19 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841381B2 (ja) |
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| JP2006093652A (ja) * | 2004-09-20 | 2006-04-06 | Samsung Sdi Co Ltd | 有機薄膜トランジスタ及びこれを備えた平板表示装置 |
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1988
- 1988-09-19 JP JP63234021A patent/JP2841381B2/ja not_active Expired - Lifetime
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