JPH0282622A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体集積回路に関し、特に電源を供給する
電源ラインおよびグランドラインを有効に活用した半導
体集積回路に関するものである。

（ロ）従来の技術 一般に、特開昭５９−８４５４２号公報の如く、複数個
の回路ブロックを同一の半導体基板に形成する半導体集
積回路（１）は、第５図の構成となっている。

第５図は、ａ乃至ｆの回路ブロックがあり、グランドラ
イン（２）は、各ブロックから集積回路の中央部にまと
められ、左側にあるゲランドパ・ンド（ＧＮＤ）に集め
られている。

また電源ライン（３）は、各ブロックからこの半導体集
積回路（１）の外周部および中央部を経由して、右側の
電源パッド（ＶＣＣ）に集められている。

従って各ブロックａ乃至ｒの側辺には、電源ラインやグ
ランドラインが設けられている。

一方、ブロック間の配線（以下ブロック配線という。）
は、このブロック配線（４）と前記電源ライン（３）や
グランドライン（２）との交差や別のブロック配線（４
）との交差−を考慮して、設けていた。

（ハ）発明が解決しようとする課題 前述の如き回路ブロックａ乃至ｆは、夫々取り扱う周波
数が異なるため、特に高周波を扱う回路ブロックとその
他の回路ブロックとをつなぐブロック配線（４）に高周
波ノイズが浸入し相互干渉が発生してしまう問題があっ
た。

またブロック配線（４）は、この配線（４）と電源ライ
ン（３）やゲランドラインク２）との交差や別のブロッ
ク配線との交差に考慮を必要とし、設計パターンが非常
に複雑になる問題があった。

（ニ）課題を解決するための手段 電源ライン（１１）やグランドライン（１２）を、実質
的に同一形状の第１層の電極（２０）と第２層の電極（
２１）とで構成し、ブロック配線（１９〉は第１層の電
極（２０）の除去領域（２２）を介して延在することで
解決するものである。

また電源ライン（３２）やグランドライン〈３３）を、
実質的に同一形状の第１層の電極（３４）、第２層の電
極（３５）および第３層の電極（３６）で構成し、この
第１層の電極（３４）および第２層の電極（３５）の除
去領域（３７）を介してブロック配線を延在し、更にこ
の２Ｍ構造の除去領域（３７）に、前記ブロック配線（
３８）をクロスオーバーが可能な２層の構成とすること
で解決するものである。

（ホ）作用 前記除去領域（２２）にブロック配線を設けると、除去
領域（２２）以外の第１層の電極（２０）および第２層
の電極（２１）はシールド電極としての機能を示すため
、回路ブロック間の相互干渉を防止できる。

しかもブロック配線によっては、前記′：ｊＬｓライン
やグランドラインと同一方向に設け、この配線の両側辺
に設けられた第１層の電極と、この配線の上方に設けら
れた第２層の電極によって、遠方同士のブロックをつな
ぐブロック配線は、相互干渉を防止して設けることがで
きる。

また前記電源ライン（３２）とグランドライン（３３）
を、第１層、第２層および第３層の？５極（３４）　、
　（３５）　、　（３６）の３層構造で構成し、この第
１層および第２層の電極（３４）　、　（３５）の−領
域を除去し、この除去領域（３７）にブロック配線（３
８）を設けることで、前述と同様に除去領域（３７）以
外の電極がシールド電極としての機能を果す。

しかも除去領域（３７）は、第１層および第２層の電極
領域であるので、前記ブロック配線（３８）はクロスオ
ーバー構成ができる。従ってブロック配線のクロス防止
を考慮しないで、ブロックパターンを設計できる。

（へ）実施例 以下に本発明の実施例を図面を参照しながら詳述してゆ
く。

本発明は特願昭６３−１５３１２２号に記載されている
マット分割構造で説明してゆく。

このマット分割構造とは、電源ライン（１１）とグラン
ドライン（１２）を−組として隣接させて延在した区画
ライン（１３）を、複数本同一方向に配列して、半導体
チップ（１４〉を実質的に同一サイズの複数個の領域に
形成したマット（１５）を有し、そして半導体チップ（
１４）に組み込まれる複数の機能の異なる電子回路ブロ
ックが、整数個の前記マット（１５）に形成されるもの
である。

従ってこのマット分割構造は、電子回路ブロック毎に並
行して設計ができるので、設計期間を大幅に短縮でき、
また電子回路ブロックを一定の素子数で分割してマット
に形成するため、マット毎の設計が行え、マット毎の並
行設計ができるメリットを有している。

第１図は、半導体チップ（１４）の中央に、この半導体
チップク１４）を第１および第２の領域（１６）　、　
（１７）に実質的に２分割する分割領域（１８）と、こ
の分割領域（１８）と直交し、その両側に電源ライン（
１１）とグランドライン（１２）を−組として隣接して
延在した区画ライン（１３）を複数本同一方向に配列し
て、前記第１および第２の領域（１６）　、　（１７）
を実質的に同一サイズの複数個の領域に分割して形成し
たものであり、特にここでは第１の領域（１６）を１０
個に分割し、その内の４個を拡大したものである。

破線で示した四角形がマットＥ、Ｆ、Ｇ、Ｈに相当し、
このマットの左側に電源ライン（１１）が、右側にグラ
ンドライン（１２）が設けられている。またマットの下
端は、分割領域（１８）に相当する。前記グランドライ
ン（１２）は、半導体チップ（１４）周辺に設けられた
グランドパッドより延在きれ、前記分割領域（１８）上
を介してマツ）　（１５）の右側に延在されている。

一方、電源ライン（１１）は、半導体チップ（１４）の
周辺に設けられた電源パッドより延在され、図面のマッ
トの上端（半導体チップ（１４）の周辺）を介して、マ
ット（１５）の左側に延在されている。

本発明の特徴とする点は、前記電源ライン（１１）、グ
ランドライン（１２）およびマット間をつなぐ斜線でハ
ツチングした配線（１９）にある。ここで前記電源ライ
ン（１１）およびグランドライン（１２）は、第２図に
示すように第１層の電極（２０）と第２層の電極（２１
）より成り、上面は実質的に同一形状となっている。こ
の第１Ｂの電極（２０）は任意の領域で除去されており
、この除去領域（２２）を介してマット間をつなぐ配線
り１９）が設けられている。

従ってマット（１５）をつなぐ配線（１９〉の両側には
、電源ラインおよびグランドラインの第１層の電極（２
０）が配置され、配線（１９）の上には電源ラインおよ
びグランドラインの第２層の電極（２１）が設けられる
ので、マットからの不要輻射の浸入を防止できる。

特にマットＨの下端より延在される配線は、第２の領域
（１７）に形成されるマットへ延在されるの・で、分割
領域（１８）上に設けられているグランドライン（２３
）の下を通している。そのため長い距離をシールドして
いるので、マットからの不要輻射の浸入を防止できる。

このグランドライン（２３）は、第３図に示しているよ
うに電源ラインク２４）との交差を防止するために、第
１図、の×印のハツチング領域で第３層目にクロスオー
バーしている。また斜線で示した配線は、第１層に形成
されており、Ｘ印で示したコンタクト領域で、マット内
に集積されているトランジスタ、ダイオード、抵抗およ
びコンデンサとオーミックコンタクトしている。

次に本発明の第２の実施例を第４図を参照しながら説明
する。第１図と同様に、破線で示した四角形がマット（
３１）を示し、ここではマットＦ。

Ｇ、Ｈで示している。このマット（３１）の左側には、
実線で示す電源ライン（３２）が、マットの右側には、
実線で示すグランドライン（３３）が設けられている。

本発明の特徴とする点は、前記電源ライン（３２）およ
びグランドライン（３３）を第１層、第２層および第３
層の電極（３４）　、　（３５）　、　（３６）で構成
することにある。第３層の電極（３６）は実線で示して
あり、第１層および第２層の電極（３４）　、　（３５
）は点でハツチングした領域であり、実質的に同一形状
である。

この第１層および第２層の電極（３４）　、　（３５）
の除去領域（３７）にマット間の配線（３８）が設けら
れている。この配線の第１層の電極（３９）は、−点鎖
線で示されたマット内のトランジスタ、ダイオード、抵
抗およびコンデンサ等とコンタクトしており、このコン
タクト領域はＸ印で示した領域である。

またこの第１層の電極（３９）は、前記電源ライン（３
２）やグランドライン（３３）と直交しており、この電
源ライン（３２）やグランドライン（３３）と平行に設
けである２点鎖線で示す前記配線の第２層の電極（４ｏ
）とＸ印でコンタクトしている。

一般に前記電源ライン（３２）やグランドライン（３３
）は、一番太い幅で形成されているために、細い幅の配
線（３８〉はこの電源ライン（３２）やグランドライン
（３３）の下に数本設けられる。またこの電源ライン（
３２）とグランドライン（３３）が隣接して設けである
ので、両方の領域に実際は４本〜１０本ぐらいは設けら
れる。

従って例えばマツｌ−Ｇのパターン配置を変更しても、
従来のようにマット間の配線のクロスを考えずにパター
ン設計が可能であり、このクロスをマットＧの両側にあ
る電源ラインやグランドライン下に設けであるクロスオ
ーバー構造の第１層および第２層の電極（３９）　、　
（４０）で回避している。

以上述べた実施例は、マット分割構造で説明したが、第
１図および第４図で示した破線を、従来例の如き回路ブ
ロックに置き換えても良い。従って回路ブロック間に設
けられるブロック配線は、マット間の配線と該当する。

（ト）発明の効果 以上の説明からも明らかな如く、本発明は電源ラインお
よびグランドラインを有効に活用することによって以下
の効果を有するものである。

第１に、電源ラインおよびグランドラインを２層構造と
し、第１層の電極（２０）の一部を除去し、この除去領
域（２２）に配線を延在させることで、この配線のシー
ルドを可能とするものである。

第２に、電子回路ブロックまたはマットの一側辺に電源
ラインを、他側辺にグランドラインを設けることで、こ
の電子回路ブロックまたはマットの間には前記を源ライ
ンとグランドラインが設けられるので、この電子回路ブ
ロックまたはマット間のシールドができる。

第３に、前記配線を電源ラインやグランドラインと同一
方向に設ける事で、隣接していない電子回路ブロックや
マット間の配線のシールドが長い距離で有効となる。

第４に、電源ラインおよびグランドラインを３層構造と
し、第１層と第２層の電極（３４）　、　（３５）の一
部を除去し、この除去領域（３７）に電子回路ブロック
またはマット間の配線を設けることで、第１と同じよう
にこの配線のシールドが可能となる。

更に第１Ｍと第２層の電極（３９）　、　（４０）で配
線が形成できるので、配線同士のクロスオーバー構成が
可能となる。

第５に、電源ラインやグランドラインと同一方向には、
第２層の電極（４０）を設け、この第２層の電極＜４０
）と直角方向に第り層の電極（３９）を設けることで、
マット間のクロスを防止でき、しかもこの電源ラインや
グランドラインの下層が全てクロスオーバー領域として
活用できる。従って複雑な配置の電子回路ブロックやマ
ットの修正に於いて、配線のクロス防止を考慮して設計
をする必要が無く、単にこのクロスオーバー領域を有効
に活用すれば良く、マット設計が簡単になる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体集積回路の平面図
、第２図は第１図のＡ−Ａ’線における断面図、第３図
は第１図のＢ−Ｂ’線における断面図、第４図は本発明
の他の実施例を示す半導体集積回路の平面図、第５図は
従来の半導体集積回路の平面図である。

Claims (5)

【特許請求の範囲】
1. （１）複数の機能の異なる電子回路ブロックと、この電
   子回路ブロックに電源を供給する電源ラインおよびグラ
   ンドラインとを備え、 前記電源ラインおよびグランドラインは実質的に同一形
   状の第１層の電極と第２層の電極より成り、 前記電子回路ブロック間をつなぐブロック配線は、前記
   第１層の電極の除去領域を介してこの電子回路ブロック
   へ延在されることを特徴とした半導体集積回路。
2. （２）前記電子回路ブロックの一側辺に前記電源ライン
   が延在され、 前記電子回路ブロックの他側辺に前記グランドラインが
   延在される請求項第１項記載の半導体集積回路。
3. （３）前記電源ラインおよびグランドラインとクロスす
   る前記ブロック配線は、前記電源ラインおよびグランド
   ラインが設けられる領域に於いて、前記電源ラインおよ
   びグランドラインと同一方向に延在される請求項第１項
   記載の半導体集積回路。
4. （４）複数の機能の異なる電子回路ブロックと、この電
   子回路ブロックに電源を供給する電源ラインおよびグラ
   ンドラインとを備え、 前記電源ラインおよびグランドラインは実質的に同一形
   状の第１層、第２層および第３層の電極より成り、 前記電子回路ブロック間をつなぐブロック配線は、前記
   第１層および第２層の電極の除去領域を介して、この電
   子回路ブロックへ延在されることを特徴とした半導体集
   積回路。
5. （５）前記ブロック配線は、一方の電子回路ブロックか
   ら第１層の電極を介して隣接する前記電源ラインまたは
   グランドラインの領域に延在された後、一端第２層の電
   極を介して、前記電源ラインまたはグランドラインと同
   一方向に延在され、再度第１層の電極を介して、他方の
   電子回路ブロックへ延在される請求項第４項記載の半導
   体集積回路。