JPH0155770B2 - - Google Patents
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- JPH0155770B2 JPH0155770B2 JP58189373A JP18937383A JPH0155770B2 JP H0155770 B2 JPH0155770 B2 JP H0155770B2 JP 58189373 A JP58189373 A JP 58189373A JP 18937383 A JP18937383 A JP 18937383A JP H0155770 B2 JPH0155770 B2 JP H0155770B2
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- JP
- Japan
- Prior art keywords
- channel
- source follower
- follower circuit
- mos transistor
- voltage
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Description
【発明の詳細な説明】
発明の技術分野
本発明は、バツフア回路として用いることがで
きるソースフオロア回路に関するものである。
きるソースフオロア回路に関するものである。
従来技術と問題点
インピーダンス上の問題等により、入力信号と
出力信号との比をほぼ１：１としたバツフア回路
が用いられている。このようなバツフア回路とし
ては、従来例えば第１図に示すように、入力端子
INと出力端子OUTとの間に、正相増幅器を構成
する演算増幅器OPAを接続した回路が知られて
いる。しかし、演算増幅器OPAは消費電力が比
較的大きいと共に、集積回路化した場合の占有面
積が大きい欠点があつた。又第２図に示すよう
に、ｎチヤネルMOSトランジスタＱ１，Ｑ２か
ら構成されたソースフオロア回路も知られてい
る。このソースフオロア回路は、第１図に示す回
路に比較して消費電力が少なく、占有面積も小さ
くできる利点がある。しかし、製造プロセスのば
らつきや、温度変動による影響が大きい欠点があ
つた。
出力信号との比をほぼ１：１としたバツフア回路
が用いられている。このようなバツフア回路とし
ては、従来例えば第１図に示すように、入力端子
INと出力端子OUTとの間に、正相増幅器を構成
する演算増幅器OPAを接続した回路が知られて
いる。しかし、演算増幅器OPAは消費電力が比
較的大きいと共に、集積回路化した場合の占有面
積が大きい欠点があつた。又第２図に示すよう
に、ｎチヤネルMOSトランジスタＱ１，Ｑ２か
ら構成されたソースフオロア回路も知られてい
る。このソースフオロア回路は、第１図に示す回
路に比較して消費電力が少なく、占有面積も小さ
くできる利点がある。しかし、製造プロセスのば
らつきや、温度変動による影響が大きい欠点があ
つた。
即ち、第２図に示す従来例のソースフオロア回
路は、ｎチヤネルのMOSトランジスタＱ１，Ｑ
２を電源とアースＧとの間に直列に接続して電源
電圧VDDを印加し、ドライバを構成するMOSトラ
ンジスタＱ２のゲートに入力端子INを接続し、
ロードを構成するMOSトランジスタＱ１のゲー
トに一定のゲート電圧VGを印加し、MOSトラン
ジスタＱ１，Ｑ２の接続点に出力端子OUTを接
続したものである。
路は、ｎチヤネルのMOSトランジスタＱ１，Ｑ
２を電源とアースＧとの間に直列に接続して電源
電圧VDDを印加し、ドライバを構成するMOSトラ
ンジスタＱ２のゲートに入力端子INを接続し、
ロードを構成するMOSトランジスタＱ１のゲー
トに一定のゲート電圧VGを印加し、MOSトラン
ジスタＱ１，Ｑ２の接続点に出力端子OUTを接
続したものである。
例えば、MOSトランジスタＱ１，Ｑ２のゲー
トに、それぞれゲート電圧VG1，VG2を加えた時
にそれぞれに流れる電流をI1，I2とすると、 I1＝〔β1（VG1−Vth）2〕／２ ……(1) I2＝〔β2（VG2−Vth）2〕／２ ……(2) で表される。なおβ1，β2はMOSトランジスタＱ
１，Ｑ２の電流増幅率、VG1，VG2はMOSトラ
ンジスタＱ１，Ｑ２のゲート電圧、Vthは閾値電
圧である。
トに、それぞれゲート電圧VG1，VG2を加えた時
にそれぞれに流れる電流をI1，I2とすると、 I1＝〔β1（VG1−Vth）2〕／２ ……(1) I2＝〔β2（VG2−Vth）2〕／２ ……(2) で表される。なおβ1，β2はMOSトランジスタＱ
１，Ｑ２の電流増幅率、VG1，VG2はMOSトラ
ンジスタＱ１，Ｑ２のゲート電圧、Vthは閾値電
圧である。
入力端子INに加えられる入力電圧をVin、出力
電圧をVoutとすると、 VG2＝Vin−Vout ……(3) で表されるから、 I2＝〔β2（Vin−Vout−Vth）2〕／２ ……(4) となる。ソースフオロア回路を構成するMOSト
ランジスタＱ１，Ｑ２は、第２図に示すように直
列に接続されているから、I1＝I2となり、(2)式を
(4)式に代入すると、 Vout＝Vin−Vth−（√1 2）・（VG1−Vth）
……(5) となる。
電圧をVoutとすると、 VG2＝Vin−Vout ……(3) で表されるから、 I2＝〔β2（Vin−Vout−Vth）2〕／２ ……(4) となる。ソースフオロア回路を構成するMOSト
ランジスタＱ１，Ｑ２は、第２図に示すように直
列に接続されているから、I1＝I2となり、(2)式を
(4)式に代入すると、 Vout＝Vin−Vth−（√1 2）・（VG1−Vth）
……(5) となる。
一般にソースフオロア回路は、ダイナミツクレ
ンジを広げる必要があるから、β1＜β2、即ちロー
ドとしてのMOSトランジスタＱ１に対してドラ
イバとしてのMOSトランジスタＱ２のチヤネル
幅を大きく製作するものである。従つて、(5)式
は、 Vout≒Vin−Vth ……(6) となり、閾値電圧Vthに依存したものとなる。こ
の閾値電圧Vthは、製造プロセスに於ける拡散領
域の不純物濃度、拡散深さ等のばらつき、及び使
用中の温度変動等により変化するものであるか
ら、入力電圧Vinが一定でも出力電圧Voutにば
らつきが生じる欠点があつた。
ンジを広げる必要があるから、β1＜β2、即ちロー
ドとしてのMOSトランジスタＱ１に対してドラ
イバとしてのMOSトランジスタＱ２のチヤネル
幅を大きく製作するものである。従つて、(5)式
は、 Vout≒Vin−Vth ……(6) となり、閾値電圧Vthに依存したものとなる。こ
の閾値電圧Vthは、製造プロセスに於ける拡散領
域の不純物濃度、拡散深さ等のばらつき、及び使
用中の温度変動等により変化するものであるか
ら、入力電圧Vinが一定でも出力電圧Voutにば
らつきが生じる欠点があつた。
発明の目的
本発明は、製造プロセスにおけるばらつきや温
度変動による影響が少ないソースフオロア回路を
提供することを目的とするものである。
度変動による影響が少ないソースフオロア回路を
提供することを目的とするものである。
発明の構成
本発明のソースフオロア回路は、ドライバとロ
ードとを構成すると共に、それぞれチヤネル幅を
等しくした第１、第２のｐチヤネルMOSトラン
ジスタからなるｐチヤネル・ソースフオロア回路
及び第３、第４のｎチヤネルMOSトランジスタ
からなるｎチヤネル・ソースフオロア回路を、電
源とアースとの間に接続し、第５、第６、第７の
ｎチヤネルMOSトランジスタのそれぞれのゲー
トとドレインとを接続すると共に、前記電源とア
ースとの間に直列に接続して、前記第５のｎチヤ
ネルMOSトランジスタによる分圧電圧と、前記
第７のｎチヤネルMOSトランジスタによる分圧
電圧とが、それぞれ等しくなるように設定した分
圧回路を設け、前記ｐチヤネル・ソースフオロア
回路の第１のｐチヤネルMOSトランジスタのゲ
ートに入力端子を接続し、前記ｐチヤネル・ソー
スフオロア回路の出力を前記ｎチヤネル・ソース
フオロア回路の第３のｎチヤネルMOSトランジ
スタに加えるように接続して、ｐチヤネル・ソー
スフオロア回路とｎチヤネル・ソースフオロア回
路とを縦続接続し、又前記分圧回路の第５のｎチ
ヤネルMOSトランジスタによる分圧電圧を前記
ｎチヤネル・ソースフオロア回路の第４のｎチヤ
ネルMOSトランジスタのゲートに、且つ前記分
圧回路の第７のｎチヤネルMOSトランジスタに
よる分圧電圧を前記ｐチヤネル・ソースフオロア
回路の第２のｐチヤネルMOSトランジスタのゲ
ートにそれぞれ加えるように接続したもので、入
力電圧と出力電圧との比をほぼ１対１とし、且つ
閾値電圧の影響を受けないようにすることができ
るものである。以下実施例について詳細に説明す
る。
ードとを構成すると共に、それぞれチヤネル幅を
等しくした第１、第２のｐチヤネルMOSトラン
ジスタからなるｐチヤネル・ソースフオロア回路
及び第３、第４のｎチヤネルMOSトランジスタ
からなるｎチヤネル・ソースフオロア回路を、電
源とアースとの間に接続し、第５、第６、第７の
ｎチヤネルMOSトランジスタのそれぞれのゲー
トとドレインとを接続すると共に、前記電源とア
ースとの間に直列に接続して、前記第５のｎチヤ
ネルMOSトランジスタによる分圧電圧と、前記
第７のｎチヤネルMOSトランジスタによる分圧
電圧とが、それぞれ等しくなるように設定した分
圧回路を設け、前記ｐチヤネル・ソースフオロア
回路の第１のｐチヤネルMOSトランジスタのゲ
ートに入力端子を接続し、前記ｐチヤネル・ソー
スフオロア回路の出力を前記ｎチヤネル・ソース
フオロア回路の第３のｎチヤネルMOSトランジ
スタに加えるように接続して、ｐチヤネル・ソー
スフオロア回路とｎチヤネル・ソースフオロア回
路とを縦続接続し、又前記分圧回路の第５のｎチ
ヤネルMOSトランジスタによる分圧電圧を前記
ｎチヤネル・ソースフオロア回路の第４のｎチヤ
ネルMOSトランジスタのゲートに、且つ前記分
圧回路の第７のｎチヤネルMOSトランジスタに
よる分圧電圧を前記ｐチヤネル・ソースフオロア
回路の第２のｐチヤネルMOSトランジスタのゲ
ートにそれぞれ加えるように接続したもので、入
力電圧と出力電圧との比をほぼ１対１とし、且つ
閾値電圧の影響を受けないようにすることができ
るものである。以下実施例について詳細に説明す
る。
発明の実施例
第３図は本発明の実施例の回路図であり、Ｑ
５，Ｑ６は第１及び第２のｐチヤネルMOSトラ
ンジスタ、Ｑ４，Ｑ３は第３及び第４のｎチヤネ
ルMOSトランジスタ、Ｑ７，Ｑ８，Ｑ９は分圧
回路を構成する第５、第６、第７のｎチヤネル
MOSトランジスタ、Ｑ５，Ｑ６はｐチヤネル
MOSトランジスタ、VDDは電源電圧、Ｇはアー
ス、INは入力端子、OUTは出力端子である。ｎ
チヤネルMOSトランジスタＱ３，Ｑ４によりｎ
チヤネル・ソースフオロア回路を構成し、ｐチヤ
ネルMOSトランジスタＱ５，Ｑ６によりｐチヤ
ネル・ソースフオロア回路を構成し、ｎチヤネル
とｐチヤネル・ソースフオロア回路のドライバと
ロードとを構成するMOSトランジスタのサイズ
を等しくし、ｐチヤネル・ソースフオロア回路の
ドライバを構成するMOSトランジスタＱ５のゲ
ートに入力端子INを接続し、ｐチヤネル・ソー
スフオロア回路の出力をｎチヤネル・ソースフオ
ロア回路のドライバを構成するMOSトランジス
タＱ４のゲートに加えるように、ｐチヤネル・ソ
ースフオロア回路とｎチヤネル・ソースフオロア
回路とを縦続接続する。
５，Ｑ６は第１及び第２のｐチヤネルMOSトラ
ンジスタ、Ｑ４，Ｑ３は第３及び第４のｎチヤネ
ルMOSトランジスタ、Ｑ７，Ｑ８，Ｑ９は分圧
回路を構成する第５、第６、第７のｎチヤネル
MOSトランジスタ、Ｑ５，Ｑ６はｐチヤネル
MOSトランジスタ、VDDは電源電圧、Ｇはアー
ス、INは入力端子、OUTは出力端子である。ｎ
チヤネルMOSトランジスタＱ３，Ｑ４によりｎ
チヤネル・ソースフオロア回路を構成し、ｐチヤ
ネルMOSトランジスタＱ５，Ｑ６によりｐチヤ
ネル・ソースフオロア回路を構成し、ｎチヤネル
とｐチヤネル・ソースフオロア回路のドライバと
ロードとを構成するMOSトランジスタのサイズ
を等しくし、ｐチヤネル・ソースフオロア回路の
ドライバを構成するMOSトランジスタＱ５のゲ
ートに入力端子INを接続し、ｐチヤネル・ソー
スフオロア回路の出力をｎチヤネル・ソースフオ
ロア回路のドライバを構成するMOSトランジス
タＱ４のゲートに加えるように、ｐチヤネル・ソ
ースフオロア回路とｎチヤネル・ソースフオロア
回路とを縦続接続する。
又ｎチヤネルMOSトランジスタＱ７，Ｑ９は
同じサイズとし、MOSトランジスタＱ７〜Ｑ９
により電源電圧VDDを分圧してｎチヤネルMOSト
ランジスタＱ３のゲート電圧及びｐチヤネル
MOSトランジスタＱ６のゲート電圧を加えるも
のであり、温度変動によつても同一の特性変化と
なるから、ｎチヤネルMOSトランジスタＱ３の
ゲート・ソース電圧と、ｐチヤネルMOSトラン
ジスタＱ６のゲート・ソース電圧とを等しく保つ
ことができる。
同じサイズとし、MOSトランジスタＱ７〜Ｑ９
により電源電圧VDDを分圧してｎチヤネルMOSト
ランジスタＱ３のゲート電圧及びｐチヤネル
MOSトランジスタＱ６のゲート電圧を加えるも
のであり、温度変動によつても同一の特性変化と
なるから、ｎチヤネルMOSトランジスタＱ３の
ゲート・ソース電圧と、ｐチヤネルMOSトラン
ジスタＱ６のゲート・ソース電圧とを等しく保つ
ことができる。
前述の如く、ｎチヤネルとｐチヤネル・ソース
フオロア回路のドライバとロードとを構成する
MOSトランジスタのサイズを等しくすることに
より、電流増幅率βも等しくなり、ｎチヤネル・
ソースフオロア回路に於いては、MOSトランジ
スタＱ３のゲート電圧をVG3とすると、(5)式から
出力電圧Voutは、 Vout≒Vin−VG3 ……(7) となる。即ち閾値電圧Vthの影響を受けないもの
となる。
フオロア回路のドライバとロードとを構成する
MOSトランジスタのサイズを等しくすることに
より、電流増幅率βも等しくなり、ｎチヤネル・
ソースフオロア回路に於いては、MOSトランジ
スタＱ３のゲート電圧をVG3とすると、(5)式から
出力電圧Voutは、 Vout≒Vin−VG3 ……(7) となる。即ち閾値電圧Vthの影響を受けないもの
となる。
又ｐチヤネル・ソースフオロア回路に於いて
は、その出力電圧Vopは、MOSトランジスタＱ
６のゲート電圧をVG6とすると、 Vop＝Vin＋VG6 ……(8) となる。従つて出力電圧Voutは、 Vout＝Vop−VG3＝Vin＋VG6−VG3 ……(9) となる。ここで、MOSトランジスタＱ７，Ｑ９
のサイズを同じくして、VG6＝VG3とすると、(9)
式は Vout＝Vin ……(10) となる。即ち入力電圧と出力電圧との比を１：１
としたバツフア回路を構成することができる。又
出力電圧は閾値電圧による影響を受けないものと
なる。又ダイナミツクレンジも従来例とほぼ同じ
程度のものとなる。
は、その出力電圧Vopは、MOSトランジスタＱ
６のゲート電圧をVG6とすると、 Vop＝Vin＋VG6 ……(8) となる。従つて出力電圧Voutは、 Vout＝Vop−VG3＝Vin＋VG6−VG3 ……(9) となる。ここで、MOSトランジスタＱ７，Ｑ９
のサイズを同じくして、VG6＝VG3とすると、(9)
式は Vout＝Vin ……(10) となる。即ち入力電圧と出力電圧との比を１：１
としたバツフア回路を構成することができる。又
出力電圧は閾値電圧による影響を受けないものと
なる。又ダイナミツクレンジも従来例とほぼ同じ
程度のものとなる。
発明の効果
以上説明したように、本発明は、それぞれチヤ
ネル幅を等しくした第１、第２のｐチヤネル
MOSトランジスタＱ５，Ｑ６からなるｐチヤネ
ル・ソースフオロア回路と、それぞれチヤネル幅
を等しくした第３、第４のｎチヤネルMOSトラ
ンジスタＱ４，Ｑ３からなるｎチヤネル・ソース
フオロア回路とを縦続接続し、ｐチヤネル・ソー
スフオロア回路の第１のｐチヤネルMOSトラン
ジスタＱ５のゲートに入力端子INを接続し、又
第５、第６、第７のｎチヤネルMOSトランジス
タＱ７，Ｑ８，Ｑ９からなる分圧回路の第５のｎ
チヤネルMOSトランジスタＱ７のドレイン・ソ
ース間電圧を、ｎチヤネル・ソースフオロア回路
のロードを構成する第４のｎチヤネルMOSトラ
ンジスタＱ３のゲート電圧VG3とし、又第７のｎ
チヤネルMOSトランジスタＱ９のドレイン・ソ
ース間電圧を、ｐチヤネル・ソースフオロア回路
のロードを構成する第２のｐチヤネルMOSトラ
ンジスタＱ６のゲート電圧VG6としてそれぞれ加
えるもので、それらのゲート電圧は、分圧回路に
よりVG3＝VG6に設定したものであり、、出力電
圧Voutが閾値電圧による影響を受けない構成と
なるので、製造プロセスのばらつきによる閾値電
圧のばらつきがあつても、又温度変動があつても
入力電圧Vinと出力電圧Voutとの比を１：１に
維持することができる。即ち出力電圧のばらつき
が生じないソースフオロア回路を提供することが
できる。又ダイナミツクレンジも従来例とほぼ同
じ程度のものとなる。従つて消費電力が少なく且
つ占有面積が小さい利点を生かすと共に、出力電
圧のばらつきの少ない回路であるから、各種のバ
ツフア回路に適用することができるものである。
ネル幅を等しくした第１、第２のｐチヤネル
MOSトランジスタＱ５，Ｑ６からなるｐチヤネ
ル・ソースフオロア回路と、それぞれチヤネル幅
を等しくした第３、第４のｎチヤネルMOSトラ
ンジスタＱ４，Ｑ３からなるｎチヤネル・ソース
フオロア回路とを縦続接続し、ｐチヤネル・ソー
スフオロア回路の第１のｐチヤネルMOSトラン
ジスタＱ５のゲートに入力端子INを接続し、又
第５、第６、第７のｎチヤネルMOSトランジス
タＱ７，Ｑ８，Ｑ９からなる分圧回路の第５のｎ
チヤネルMOSトランジスタＱ７のドレイン・ソ
ース間電圧を、ｎチヤネル・ソースフオロア回路
のロードを構成する第４のｎチヤネルMOSトラ
ンジスタＱ３のゲート電圧VG3とし、又第７のｎ
チヤネルMOSトランジスタＱ９のドレイン・ソ
ース間電圧を、ｐチヤネル・ソースフオロア回路
のロードを構成する第２のｐチヤネルMOSトラ
ンジスタＱ６のゲート電圧VG6としてそれぞれ加
えるもので、それらのゲート電圧は、分圧回路に
よりVG3＝VG6に設定したものであり、、出力電
圧Voutが閾値電圧による影響を受けない構成と
なるので、製造プロセスのばらつきによる閾値電
圧のばらつきがあつても、又温度変動があつても
入力電圧Vinと出力電圧Voutとの比を１：１に
維持することができる。即ち出力電圧のばらつき
が生じないソースフオロア回路を提供することが
できる。又ダイナミツクレンジも従来例とほぼ同
じ程度のものとなる。従つて消費電力が少なく且
つ占有面積が小さい利点を生かすと共に、出力電
圧のばらつきの少ない回路であるから、各種のバ
ツフア回路に適用することができるものである。
第１図及び第２図は従来のバツフア回路、第３
図は本発明の実施例の回路図である。 Ｑ３，Ｑ４はｎチヤネル・ソースフオロア回路
を構成するｎチヤネルMOSトランジスタ、Ｑ５，
Ｑ６はｐチヤネル・ソースフオロア回路を構成す
るｐチヤネルMOSトランジスタ、Ｑ７，Ｑ８，
Ｑ９はｎチヤネルMOSトランジスタ、INは入力
端子、OUTは出力端子である。
図は本発明の実施例の回路図である。 Ｑ３，Ｑ４はｎチヤネル・ソースフオロア回路
を構成するｎチヤネルMOSトランジスタ、Ｑ５，
Ｑ６はｐチヤネル・ソースフオロア回路を構成す
るｐチヤネルMOSトランジスタ、Ｑ７，Ｑ８，
Ｑ９はｎチヤネルMOSトランジスタ、INは入力
端子、OUTは出力端子である。
Claims (1)
- 【特許請求の範囲】 １ ドライバとロードとを構成すると共に、それ
ぞれチヤネル幅を等しくした第１、第２のｐチヤ
ネルMOSトランジスタＱ５，Ｑ６からなるｐチ
ヤネル・ソースフオロア回路及び第３、第４のｎ
チヤネルMOSトランジスタＱ４，Ｑ３からなる
ｎチヤネル・ソースフオロア回路とを、電源とア
ースとの間に接続し、 第５、第６、第７のｎチヤネルMOSトランジ
スタＱ７，Ｑ８，Ｑ９のそれぞれのゲートとドレ
インとを接続すると共に、前記電源とアースとの
間に直列に接続して、前記第５のｎチヤネル
MOSトランジスタＱ７による分圧電圧と、前記
第７のｎチヤネルMOSトランジスタＱ９による
分圧電圧とを、それぞれ等しくした分圧回路を構
成し、 前記ｐチヤネル・ソースフオロア回路の第１の
ｐチヤネルMOSトランジスタＱ５のゲートに入
力端子INを接続し、該ｐチヤネル・ソースフオ
ロア回路の出力を前記ｎチヤネル・ソースフオロ
ア回路の第３のｎチヤネルMOSトランジスタＱ
４に加えるように接続し、 前記分圧回路の第５のｎチヤネルMOSトラン
ジスタＱ７による分圧電圧を前記ｎチヤネル・ソ
ースフオロア回路の第４のｎチヤネルMOSトラ
ンジスタＱ３のゲートに、且つ前記分圧回路の第
７のｎチヤネルMOSトランジスタＱ９による分
圧電圧を前記ｐチヤネル・ソースフオロア回路の
第２のｐチヤネルMOSトランジスタＱ６のゲー
トにそれぞれ加えるように接続したことを特徴と
するソースフオロア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189373A JPS6081907A (ja) | 1983-10-12 | 1983-10-12 | ソ−スフオロア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58189373A JPS6081907A (ja) | 1983-10-12 | 1983-10-12 | ソ−スフオロア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6081907A JPS6081907A (ja) | 1985-05-10 |
| JPH0155770B2 true JPH0155770B2 (ja) | 1989-11-27 |
Family
ID=16240228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58189373A Granted JPS6081907A (ja) | 1983-10-12 | 1983-10-12 | ソ−スフオロア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081907A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6169430B1 (en) * | 1998-04-14 | 2001-01-02 | Eastman Kodak Company | CMOS imager column buffer gain compensation circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53103371A (en) * | 1977-02-22 | 1978-09-08 | Nec Corp | Field effect transistor complementary circuit |
| JPS53105357A (en) * | 1977-02-25 | 1978-09-13 | Nec Corp | Complementary circuit for field effct transistor |
-
1983
- 1983-10-12 JP JP58189373A patent/JPS6081907A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6081907A (ja) | 1985-05-10 |
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