JPH0418343B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明はデジタル的に信号の演算を行なうこと
によつて所望の出力を得るデジタル信号処理装置
に関する。 従来の技術 近年デジタル信号処理装置は加減算器、乗算器
などの演算器を複数個と、RAM、ROM、バス
ライン、プログラムカウンタ、プログラムメモ
リ、命令デコーダなどによつて構成されるシーケ
ンス制御器とを備え、データの処理を行ねうのに
適した装置が各種発表されている。第１００図に
その一例のブロツク図を示し、その動作を説明す
る。 プログラムカウンタ１の出力をアドレスとして
プログラムメモリスを読み出す。Ｉ／Ｏ３、レジ
スタ４、シフタ５、乗算器６、セレクタ７、
ALU８、RAM９の入出力、動作はすべてプログ
ラムメモリ２の出力によつて制御されている。
Ｉ／Ｏ３が外部よりデータを取り込み、データバ
スを介してRAM９にデータを格納する。RAM
９はレジスタ４の値或はプログラムメモリ２の出
力をアドレスとしてそのデータをデータバスを介
して乗算器６へ送られる。乗算器６においては、
予めRAM９等よりＴレジスタに書き込まれてい
るデータとの乗算を行ない、セレクタ７へ出力す
る。ALU８では、シフタ５によりシフトされた
RAM９のデータと、乗算器６の出力のいずれか
一方をセレクタ７によつて取り込み、加減算、或
は論理演算を行ない、RAM９に結果が格納され
る。故に、第１５図に示すデジタル信号処理装置
はＡ×Ｂ＋Ｃといつた積和演算を効率的に行なう
ようになつており、この結果をＩ／Ｏ３より出力
して用いるようになつている（例えばTI社
TM32010USER′S GUIDE2−１〜２−23ページ） 発明が解決しようとする問題点 しかしながら上記の構成では積和演算（Ａ×Ｂ
＋Ｃ）を専ら効率的に行なうようになつているた
め、演算形式を積和の形式に分解しないと演算の
処理速度が上らない。また、例えば、下位ビツト
を切り捨てて演算を行なう、或は、データを２
倍、４倍したものと所定の値との演算を行なうと
言つた場合にはデータの切り捨て、或いは、３
倍、４倍するといつた演算を別途行なつた後に所
定の値との演算を行なわねばならず、処理速度を
低下させる結果となつてしまう。 問題点を解決するための手段 上記問題点を解決するために、本発明によるデ
ジタル信号処理装置は、複数組のＸ方向バスと複
数組のＹ方向バスと複数組の第１のスイツチを有
し、上記Ｘ方向バスの少なくとも１組は複数個の
バスラインから成り、上記Ｙ方向のバスの少なく
とも１組は複数個のバスラインから成り、上記第
１のスイツチの少なくとも１組は複数個の小スイ
ツチから成り、上記Ｘ方向バスと上記Ｙ方向バス
とがマトリクス状に交差して形成する交差点のう
ち、上記バスの各々の組につき少なくとも２組以
上の所定の交差点に上記第１のスイツチが設けら
れ、前記第１のスイツチの少なくとも１組が該ス
イツチにより選択されるＸ方向バスとＹ方向バス
の一方のバス上にあるデータの１部または全部を
ビツト位置を変更して他方のバス上に送出する、
或は、前記第１のスイツチの少なくとも１組が、
該スイツチにより選択されるＸ方向バスとＹ方向
バスの一方のバス上にあるデータの１部または全
部をビツト順序を変更して他方のバス上に送出す
る、或は、前記所定の交差点の少なくとも１組の
交差点に、前記第１のスイツチが２組以上設けら
れている、或は、Ｘ方向またはＹ方向バス上にあ
る前記第１のスイツチの少なくとも２組が同時に
オンすることにより、該スイツチにより接続され
る複数組の他方向バスより、各バスのビツトパタ
ーンを混合して入力するようにしたものである。 作 用 本発明は上記した構成によつて、Ｘ方向のバス
からＹ方向のバスへ、また、Ｙ方向のバスからＸ
方向のバスへ、また、Ｙ方向のバスを経由してＸ
方向のバスより他のＸ方向のバスへ等自在にデー
タを転送することができる。また、スイツチを配
置するビツト位置を１対１に固定せず、バス上に
あるデータをビツト位置を変更して他方のバス上
に送出する、或は、ビツト順序を変更して他方の
バス上に送出する、或は、１組の交差点にスイツ
チを２組以上設ける、或は、同一バス上にある少
なくとも２組のスイツチが同時にオンすることに
より、ビツトパターンの変更、上位ビツトと下位
ビツトの入れ替え、値の逓倍といつた操作をハー
ドウエアを追加、或は、演算回数を追加すること
なく行なうことができ、単位時間当りのデータ処
理が大幅に向上するものである。 実施例 以下本発明の一実施例のデジタル信号処理器に
ついて図面を参照しながら説明する。 第１図は本発明の第１の実施例におけるデジタ
ル信号処理器を示すものである。第１図におい
て、１−１はプログラムカウンタ（PC）、１−２
は演算シーケンスを記憶したSQROM、１−３は
SQROM１−２の内容を個々の指令に変換し、
SQ信号として出力する命令デコーダ
（INSTDEC）、１−４は入出力回路（Ｉ／Ｏ）、
１−５は加算器、１−６〜１−９はRAM、１−
１０はシフタ、１−１１は乗算器である。X₀〜
X₆はＸ方向のバスライン、Y₀〜Y₆はＹ方向のバ
スラインであり、Ｘ方向とＹ方向のバスラインの
交叉点には○印で示した位置に各バスラインを結
ぶスイツチが設けられている。これらのスイツチ
S_ijで表わす（ｉ、ｊ＝０〜６）。S_y，S_xはバスラ
インY₅、X₂に対して定数を設定するスイツチで
ある。第１図Ｃ〜ＫはスイツチS_ij及びスイツチ
S_y，S_xの実施例であり、具体的には第１図Ｂに示
すようにNchMOSFETで構成されており、SQ信
号が“１”になるとMOSFETがオンして縦方向
のラインと横方向のラインが導通しデータが転送
される。このＸ方向、Ｙ方向のバスラインにおい
ては高速化のためにデータの転送の直前にすべて
のバスラインにプリチヤージを行なつた後データ
の転送を行なつている。これはスイツチが
NchMOSFETで構成されているので、転送され
たデータの“１”のレベルがMOSFETのしきい
値電圧分だけ降下するのを防ぐためである。ここ
で第１図Ｃ〜Ｋに示すスイツチパターンの例につ
いて説明する。円でかこつた交点の箇所がスイツ
チを介して接続されている。この例では便宜上各
バスが８ビツトのものについて説明する。第１図
Ｃは、スイツチによつてbnとan（ｎ＝０〜７）と
を接続したものである。第１図Ｄはb0〜b3の４
本の値と“０”をスイツチによつてＹ方向のバス
ラインに書き込むようにしたものである。第１図
Ｅはb0〜b3をa0〜a3へ、c4〜c7をa4〜a7へ書き
込むようにしたものであり、これにより、２組の
バスラインに別々に表われているビツトパターン
を混合して他のバスラインに転送することができ
るようにしたものである。第１図Ｆはビツト順序
を変更してバスラインから他のバスラインへ転送
するようにしたもので、このようにスイツチを配
することによりＸ方向のバスラインのデータの上
下各４ビツトを順序を変更してＹ方向のバスライ
ンに転送する。第１図Ｇはb7をa7〜a5へ、b6〜
b2をa4〜a0に書き込むようにしたもので、これ
によりＸ方向のバスラインのデータを２ビツト右
シフトして即ち４で割つた値をＹ方向のバスライ
ンに入力し、転送と共にビツト位置を変更するよ
うにしたものである。第１図Ｈは１つの交点に２
組のスイツチを設けたものである。これにより、
Ｘ方向（Ｙ方向）のバスラインのデータをそのま
まＹ方向（Ｘ方向）に転送することができる一
方、必要に応じてはb7〜b4とa3〜a0を接続して
ビツト位置を変更したデータを他のバスラインへ
転送することも可能となる。第１図Ｉ〜Ｋは定数
をバスラインに設定するための回路例であり、ス
イツチS_y，S_xがこれに相当する。第１図Ｉはバス
ラインにオール“０”を設定する回路、第１図Ｊ
はバスラインに10101010即ちAA₁₆を設定する回
路である。これは、スイツチのない部分である
a7、a5、a3、a1はこのスイツチが開く直前にプ
リチヤージによつて“１”が書き込まれたものが
そのまま保持されることによる。第１図Ｋはフラ
グT0によつて定数の値を変えるようにしたもの
で、T0＝０ならば00₁₆がバスラインに書き込ま
れ、T0＝１ならばEB₁₆がバスラインに書き込ま
れる。第１図Ｃ〜第１図Ｋに示すスイツチをS_ij
及びS_y，S_xに用途に応じて配して選択的に開閉す
ることにより、任意のバスラインから他の任意の
バスラインへのデータ転送が必要なビツト処理を
含めて可能となる。 なお、本実施例において、データの転送は第１
図Ｌに示すタイミングで行なわれている。即ち、
1＝１の区間でＸ方向、Ｙ方向のバスラインの
プリチヤージを行ない、1の立ち下りより3の
立ち下りまでの区間でデータの転送を行ない、
3の立ち下りでラツチ或はRAMへの書き込みを
行なう。ここで、3の立ち下がりから1の立ち
上がりまでの区間は書き込み動作を安定に行なう
ための余裕である。 このように構成すると次のような動作を行なわ
せることができる。まず、Ｉ／Ｏ１−４が外部よ
り必要なデータを取り込み、これをスイツチS₀₀，
S₀₄をオンしてRAM１−６へ書き込む。更に次の
データをスイツチS₁₀をオンしてRAM１−９へ書
き込む。このようにして必要なデータを順次
RAM１−６〜１−９へ書き込む。次いで、
RAM１−６〜RAM１−９よりデータを読み出
し、例えばスイツチS₅₄及びスイツチS₄₅をオンし
てRAM１−６のデータとRAM１−７のデータ
を乗算器１−１１へ入力し積を求める。同時刻に
スイツチS_xとスイツチS₁₃がオンし、RAM１−９
のデータと定数の加算を加算器１−５にて行な
う。次いで加算結果をスイツチS₅₁をオンして乗
算器１−１１へ供給し、次のステツプの演算を行
なう。ここでスイツチS₅₁が第１図Ｇに示すよう
なスイツチにすれば、加算結果を予め４で割つた
値との乗算を行なうことになる。次いで、乗算器
１−１１の出力をスイツチS₁₆、スイツチS₆₆をオ
ンしてRAM１−９へ書き込む。このようにして
必要なビツト操作処理を施しながら種々の演算を
行ない、最終データが得られればこれを例えば
RAM１−９に書き込み、所望のタイミングでス
イツチS₁₀をオンしてＩ／Ｏに転送し外部へ出力
する。このようにして加算器１−５、シフタ１−
１０、乗算器１−１１へ殆ど絶え間なくデータを
供給し、ほとんど絶え間なくこれらを働かせるこ
とが容易となる。 第２図Ａは本発明における第２の実施例であ
る。本実施例では、本発明を電子楽器に応用した
場合について示している。 この第２図Ａを説明すると、２−１は鍵盤であ
る。２−２はタブレツトであり、本電子楽器より
出力される楽音の音色の選択を指示する操作部で
ある。２−３は効果スイツチであり、楽音に対す
る各種の効果の制御、例えばヴイブラート、トレ
モロ等の効果のオン・オフを指示するスイツチで
ある。２−４はマイクロコンピユータ（以下マイ
コンと称す）であり、例えばインテル社のマイコ
ン8049等が相当する。２−５は楽音発生部であ
り、マイコン２−４より与えられた制御信号に基
づいて波形演算、周波数演算を行なう。２−６は
データバンクであり、楽音発生部２−５にて使用
する波形データやエンベロープデータが格納され
ているROM（読出専用メモリ）である。２−７
はフイルタであり、楽音発生部２−５より出力さ
れる楽音信号の折り返しノイズを除去する。２−
８はスピーカである。 次に第２図Ａに示す電子楽器の動作を説明す
る。マイコン２−４は内部に予め書き込まれた命
令に従つて、鍵盤２−１、タブレツト２−２、効
果スイツチ２−３の状態を順次検策する。またマ
イコン２−４は鍵盤２−１における鍵のON／
OFFの状態に基づいて、押圧されている鍵のコ
ードを楽音発生部２−５の複数のチヤンネルに割
り当てる割り当て信号を送出するとともに、タブ
レツト２−２、効果スイツチ２−３の状態に応じ
て制御データを送出する。楽音発生部２−５にお
いては、マイコン２−４より送出される割り当て
信号及ひその他の制御信号を内部のレジスタに取
り込み、これらの信号に基づいてデータバンク２
−６より必要な波形データ、エンベロープデータ
を読み出しながら楽音信号の合成を行なう。この
楽音発生部２−５において合成された楽音信号
は、フイルタ２−７を通してスピーカ２−８へと
送られ楽音を発生する。第２図Ｂにマイコン２−
４より楽音発生部２−５へデータを転送する場合
のタイミング図を示す。また、第１表にマイコン
１−４より楽音発生部２−５へ送出するデータの
内容を示す。

【表】 第１表において、NODはノートオクターブデ
ータであり、ノートデータNDとオクターブデー
タOCT及びキーオンデータKonより成つている。
その具体的な内容は第２表にNODのビツト構成
が示してあり、第３表にノートデータNDと音名
との対応が示してあり、第４表にオクターブデー
タOCTと音域との対応が示してある。

【表】

【表】

【表】

【表】 即ち仮に楽音発生部１−５に対しＧ＃というノ
ートの第６オクターブの音（以下Ｇ＃６と略す。）
をチヤネル１より出力したい時には第２−１図に
おけるアドレスとして00000001、データとして
10011110をマイコン２−４より送出することにな
る。次に、PDDはピツチデチユーンデータであ
り調律をずらすための8bitのデータである。PDD
は２の補数表示に表わされており、可変範囲は−
128〜＋127の256通りである。RLDはリリースデ
ータで、キーOFF後の減衰特性を制御する4bitの
データである。VOLはボリユームフラグであり、
このビツトを“１”にすると後述のボリユームデ
ータVLDに応じて楽音発生部２−５からの楽音
信号の出力レベル制御を可能にするものである。
DMPはダンパフラグであり、ピアノタイプエン
ベロープの場合のキーオフ後の減衰を急速な減衰
にせしめるフラグであり、DMP＝１の時に機能
する。SOLはソロフラグであり、他のチヤンネ
ルと同音名の楽音がアサインされた時にそのチヤ
ンネルの発生している楽音とこれらから発生しよ
うとしている楽音の位相特性を合わすか否かを選
択するフラグであり、SOL＝１の時には位相合
わせをキヤンセルする。TABはタブレツトデー
タであり、第２図Ａにおけるタブレツト２−２に
より指定されるデータがこの5bitに入る。PEは
ピツチエクステンドフラグで、このビツトを
“１”にしたチヤンネルにはピツチエクステンド
がかかる。VLDはボリユームデータであり、前
述のボリユームフラグVOLとともにチヤンネル
から出力される楽音のレベルを8bitの細かさで制
御する。なお、これら一連のデータはすべてチヤ
ンネルごとに独立に設定できるものである。 次に、楽音発生部２−５における演算シーケン
スについて説明する。 第５表及び第６表に楽音発生部２−５の演算シ
ーケンスを示す。

【表】

【表】

【表】 本楽音発生部２−５においては、短い演算サイ
クルでより多くのデータ処理を行なうために演算
シーケンスがイニシヤルモード、ノーマルモード
の２つのモードを有し、更に上記両モードがそれ
ぞれロングシーケンス、シヨートシーケンスに分
かれている。また、イニシヤルモードシヨートシ
ーケンス及びノーマルモードロングシーケンスは
それぞれEVEN、ODDの２つの状態を有してい
る。 イニシヤルモードはマイコン１−４が楽音発生
部２−５に対して新たな楽音の発生を命令した際
に楽音発生部２−５におけるマイコン２−４より
指定されたチヤンネルについて種々のレジスタ等
の初期設定を行なうモードでありロングシーケン
スより開始され、シヨートシーケンスを２回行な
つた後ノーマルモードに入る。このイニシヤルモ
ードにおける２回のシヨートシーケンスについて
１回目がODD、２回目がEVENのシヨートシー
ケンスとなる。このイニシヤルモード終了後、ノ
ーマルモードに移るが、シヨートシーケンス６回
の後ロングシーケンス１回がくることになる。 本実施例では各チヤンネル毎に、独立した２系
統の波形と独立した２系統のエンベロープとを掛
け合わせるようになつており、更にピツチの細か
な調整機能をも有しているが、これらの演算処理
を時分割で８チヤンネル分行なうためには多大な
演算ステツプが必要となる。そこで短いサイクル
で演算しないといけないものをシヨートシーケン
スとし、演算頻度の低いもの、つまり長いサイク
ルで演算してもよいものをロングシーケンスとす
る。そしてシヨートシーケンスの間にロングシー
ケンスを挿入することにより演算の効率化を図つ
ている。第２図Ｃにシヨートシーケンス、ロング
シーケンスのタイミング図を示す。第２図Ｃに示
すとおり、シヨートシーケンスは０〜11のタイム
スロツトより成つており、ロングシーケンスは11
〜19の９のタイムスロツトより成つている。個々
のタイムスロツトは250nsであり、４分割されて
1、3のノンオーバーラツプの２相クロツクと
ともに全体のシステムが動作している。シヨート
シーケンスとロングシーケンスの関係は、シヨー
トシーケンスがチヤンネル０からチヤンネル７ま
で８回くり返されるごとに１チヤンネル分のロン
グシーケンスが入る。故に、例えばチヤンネル３
のシヨートシーケンスは11×８＋９の97タイムス
ロツトごとに１回、ロングシーケンスは97×８の
776タイムスロツトごとに１回の割で現われるこ
とになる。更に、ノーマルモードのロングシーケ
ンスにはEVENとODDの２つの状態があるため、
776×２の1552タイムスロツトを周期としてシス
テムが動作しているものである。 次に、第５表及び第６表に基づいて個々の演算
シーケンスについて説明する。前述のように、楽
音発生部２−５は新たな押鍵によりイニシヤルモ
ードロングシーケンスより開始するようになつて
いるのでイニシヤルモードロングシーケンスより
タイムスロツト別に説明を行なう。 加算部 PDD＋PED→PDR ０→TR1 ０→TR2 ０→ZR1 ０→ZR2 タイムスロツト13の意味の意味するところは、
PDDというレジスタの内容とPEDというレジス
タの内容を加算してPDRというレジスタに格納
するということである。タイムスロツト15〜18
は、TR1、TR2、ZR1、ZR2というレジスタに０
を書き込むということである。 データバンク読み出し部 WTD→HAD→HAD HAD→CONT→CONT、DIFI 〜 HAD→STE→EAR1 これらの意味するところは、左端にあるデータ
（例えばタイムスロツト14ならばHADというデー
タ）をアドレスとしてデータバンク２−６より中
央に記載のCONTというデータを読み出し、右
端にある名前のレジスタCONT及びDIFIに格納
するということである。 イニシヤルモードシヨートシーケンス 加算部 PDR＋JD→L.B.；０→ER1/2 ORG＋OCT＋１→WE2→ΔWAR D.B.＋EAR1→EAR2 ０→WR1 ０→ER1 ０→WE2 ０→WE1、WE2 タイムスロツト１における０→ER1/2はシヨー
トシーケンス１回目即ちODD時にはER2、２回
目即ちEVEN時にはER1というレジスタに０を書
き込むことを意味する。またL.B.とは、PDR＋
JDの演算結果をレジスタに格納せずに、Ｌバス
（後述）を介して乗算部（後述）に送出すること
を意味する。タイムスロツト３においては、演算
結果を一度WE2というレジスタに格納した後デ
コードしてΔWARに格納することを意味する。
タイムスロツト４におけるD.B.は、後述のデー
タバンク読み出し部によつて得られる値をレジス
タ等を介さずＤバス（後述）を介して加算器に送
出することを意味する。 乗算部 〜 C.B.×CN1→FR 上記のC.B.は、加算部にて得られた結果をレジ
スタを介さずに乗算部に直接入力することを意味
しこの場合においてはタイムスロツト１にて得ら
れたPDR＋JDの演算結果を意味する。 データバンク読み出し部 HAD→ΔSTE→A.B. 〜 EAR1/2→Ｅ1/2→ΔT1/2、ΔE1/2、ΔZ
１／２ 〜 HAD→STW／ΔSTW→STW／WAR ここでタイムスロツト１のA.B.は、データバ
ンク読み出しによつて得られた値をレジスタ等を
介さずに直接加算部のＡ入力へ入力することを意
味する。また、タイムスロツト６〜７のSTW／
ΔSTW→STW／WARは、シヨートシーケンス
１回目即ちODD時にはSTWというデータを読み
出してSTWというレジスタに格納し、２回目即
ちEVEN時にはΔSTWというデータを読み出し
てWARというレジスタに格納することを意味す
る。 次にノーマルモードについて説明する。 ノーマルモードシヨートシーケンス 第６表において、＊印のついている箇所は、ノ
ートクロツクが発生した後の最初のシヨートシー
ケンスのみでその演算が行なわれるものであり、
この動作を制御するフラグを計算要求フラグ
CLRQと呼ぶことにする。 加算部 WE2＋WE1→L.B. STW＋WAR→D.B.、B.B. ZR1＋ΔZ1→ZR1 DIF1＋C.B.→D.B. ER1＋ΔE1＋Ci→ER1 ZR2＋ΔZ2→ZR2 WAR＋ΔWAR→WAR^* ER2＋ΔE2＋Ci→ER2 FR＋CDR→CDR^* ここで、タイムスロツト１のL.B.は、演算結果
をレジスタを介さず直接乗算部へ入力することを
意味する。タイムスロツト２のD.B.、B.B.は同
様に演算結果を直接データバンク読み出し部及び
加算部のＢ入力へ入力することを意味する。タイ
ムスロツト４におけるC.B.は、加算部の演算結果
をレジスタを介さずに直接入力することを意味
し、この場合はタイムスロツト２におけるSTW
＋WARの演算結果が入力される。また、D.B.は
その演算結果を直接データバンク読み出し部へ入
力することを意味する。タイムスロツト５及び８
のCiは、それぞれタイムスロツト３及び６におけ
る演算のくり上がり（キヤリー）を加えるという
意味である。 乗算部 〜 WR2×ER2→WE2^* 〜 C.B.×CN→（DAC） 〜 WR1×ER1→WE1^* ここで、タイムスロツト４〜６のC.B.とは加算
部の出力をレジスタ等を介さず直接乗算部へ入力
することを意味する。この場合は、タイムスロツ
ト１のWE2＋WE1の演算結果に相当する。また
（DAC）とあるのは、この演算結果をDAC（DA
コンバータ；後述）に入力することを表す。 データバンク読み出し部 〜 C.B.→W1→WR1^* 〜 C.B.→W1→WR2^* ここで、タイムスロツト４〜５のC.B.は加算部
の演算結果を直接データバンク読み出し部へ入力
してデータバンク２−６のアドレスとすることを
意味し、この場合は加算部におけるタイムスロツ
ト２のSTW＋WARの演算結果に相当する。タ
イムスロツト７〜８のC.B.も同様にタイムスロツ
ト４のDIF1＋（STW＋WAR）の演算結果に相当
する。 ロングシーケンス 加算部 ΔT1/2＋TR1/2→TR1/2 PDR＋JD→L.B. ΔEAR1/2＋EAR1/2＋Ci→EAR1/2 PDD＋PED→PDR ここで、タイムスロツト14のL.B.は、加算部の
演算結果即ちPDR＋JDの値をレジスタを介さず
直接乗算部へ入力することを意味する。タイムス
ロツト15のCiはタイムスロツト13の演算を行なつ
た結果生じるくり上がり（キヤリー）を意味す
る。 乗算部 〜 CN×C.B.→FR ここで、C.B.は加算部における演算結果をレジ
スタを介さず直接乗算部へ入力することを意味
し、この場合は加算部タイムスロツト14における
PDR＋JDの演算結果が入力される。 データバンク読み出し部 〜 EAR1/2→Ｅ1/2→ΔT1/2、ΔE1/2、ΔZ
１／２ ここで1/2というのは、奇数回目、即ちODD時
には２（例えばＥ1/2ならばE2）、偶数回目、即ち
EVEN時には１（同E1）となることを意味し、
EVEN、ODDで別のデータを読み出し、別のレ
ジスタへ格納することを意味する。 第３図は第２図Ａにおける楽音発生部２−５の
詳細な図である。まずこの図を用いて各ブロツク
の機能の概略を説明すると、３−１はマスタクロ
ツクであり、ここではｆ＝8.00096MHzのものを
用いている。 ３−２はシーケンサ（以下SEQと称す）であ
りマスタクロツク３−１によるクロツク信号を分
周し、楽音発生部２−５全体におけるシーケンス
信号（以下SQと称す）及び各種制御信号を発生
する。３−３はマイコンインターフエース部（以
下UCIFと称す）であり、第１表にて示される各
種データをマイコン２−４が楽音発生部２−５と
は非同期で送出しているが、このデータを取り込
み、SEQ３−２により発生されるシーケンス信
号との同期をとる回路である。更にフラグKON
によりイニシヤルモード、ノーマルモードのモー
ド切りかえを指示するフラグINIを発生する。３
−４は比較レジスタ部（以下CDRと称す）であ
り、前記演算シーケンスで示したレジスタCDR8
チヤンネル分とマスタクロツクを順次分周して得
た10ビツトの分周信号とを比較し、８チヤンネル
分のノートクロツクと計算要求フラグCLRQを発
生する。３−５はランダムアクセスメモリ部（以
下メモリと称す）で、楽音発生部２−５で行なわ
れる種々の演算結果を記憶する。３−６はフルア
ダー部（FFAと称す）であり、各種データの加
算を行なう16ビツトのフルアダーを内蔵してい
る。３−７は乗算部（以下MPLYと称す）であ
り、｛２の補数の12bit｝×絶対値10bit｝の演算を
行なう乗算器を有している。３−８はデジタルア
ナログコンバータ（以下DACと称す）であり、
MPLY３−７より出力されるデジタルの楽音デ
ータをアナログの楽音データに変換する。３−９
はアナログバツフアメモリ部（以下ABMと称
す）で、DAC３−８よりマシンサイクル周期で
発生される楽音データをCDR３−４により発生
されるノートクロツクによる音程周期への変換を
行なう。ABM３−９の機能及び構成は特願昭57
−231482に示されているアナログバツフアメモリ
と同様のものである。３−１０は入出力回路部
（以下Ｉ／Ｏと称す）であり、データバンク２−
６へアドレス信号を送出し、そのアドレス信号に
対応した波形データ、エンベロープデータの読み
出しを行ない、必要に応じて読み出したデータの
データ変換を行なう。３−１１はマトリツクスス
イツチ部（以下MSWと称す）であり、本発明に
よるデジタル信号処理装置を用い、UCIF３−
３、CDR３−４、メモリ３−５に接続された横
方向のバスライン（HA、HB、HC、HD、HE、
HLの各バス）とFA３−６、MPLY３−７、
Ｉ／Ｏ３−１０へ接続されている縦方向のバスラ
インＡ、Ｂ、Ｃ、Ｄ、Ｌの各バス）とを、SQ信
号に応じて接続する回路である。これらの回路に
より第５表及び第６表に示す演算シーケンスを実
行するものである。 次に個々のブロツクについて説明する。 第４図は第３図におけるSEQ３−２の詳細図
である。４−１はカウンタであり、マスタクロツ
クを分周し、第２図Ｃに示す種々のタイミング信
号を発生する。TSは第２図Ｃにおけるタイムス
ロツトを表わす信号であり、CHCはチヤンネル
コードであり第２図Ｃにおけるチヤンネルの番号
を表わす信号である。EVは演算シーケンスにお
けるODD、EVENを表わす信号でありEV＝０は
ODD、EV＝１はEVENを意味する。４−２は
SQROM（シーケンスROM）である。SQROM４
−２のアドレス入力にはタイムスロツトを表わす
信号TSとフラグINIが入力されており、これら
の入力に基づいて各々のタイムスロツトのおける
各種制御命令を発生している。４−３は論理ゲー
トであり、SQROM４−２による出力を各種フラ
グ及び計算要求フラグCLRQ等で更に制御して、
SQ信号（演奏情報、効果SW２−３等の指示に従
つて、各機能ブロツクが各タイムスロツト毎にど
のように動作すべきかを指示する信号；図中では
SQと略記）を発生する。 第５図はUCIF３−３の詳細図である。第５図
において、５−１はラツチであり、第２図Ａにお
けるマイコン２−４より与えられるＡ／D0〜７
をALEによりラツチする。Ａ／D0〜７とALEの
関係は第２図Ｂに示すとおりであるので、ラツチ
５−１には第１表に示すところのアドレスがラツ
チされる。５−２はラツチであり、マイコン２−
４より与えられるＡ／D0〜７をによりラツ
チする。Ａ／D0〜７との関係は第２図Ｂに
示すとおりであるのでラツチ５−２には第１表に
示すところのデータがラツチされる。５−３はラ
ツチであり、によつて制御されラツチ５−１
の出力をラツチする。このようにアドレスを２段
でラツチするのは、ALEがに無関係に周期的
に“１”になるからであり、このようにアドレス
を２段でラツチすることによりによる新たな
データの書き込みを行なうまでラツチ５−３、ラ
ツチ５−２にはそれぞれアドレス及びデータが格
納されることになる。５−４は１ワード８ビツト
のRAMであり、Ａはアドレス入力、OEは出力
制御端子でありデータ端子ＤはHEバスに接続さ
れている。ここでOE＝１となるとＡ入力で与え
られたアドレスのデータをＤ端子より出力する。
またWEは書き込み制御端子で、WE＝１時にＤ
端子に与えられているデータをＡ入力で与えられ
たアドレスに書き込む。OE、WEはSQ信号によ
り制御されている。RAM５−４は第１表に示し
た各種データ（NOD、PDD、RLD・VOL・
DMP・SOL、TAB・PE、VLD）及びコントロ
ールデータCONT（データバンクより書込む。詳
細は後述）、ピツチデータレジスタのデータPDR
がそれぞれ８チヤンネル分格納されている。 ５−５はセレクタであり、マイコン２−４の指
定するアドレスと、SQ信号で指定するアドレス
を、別のSQ信号を用いて選択出力し、RAM５−
４のＡ入力に与えるものである。５−６は信号処
理器であり、HEバスに接続され、バス上のデー
タを取り込み各種フラグ信号を発生する。また、
マイコン２−４より送出されたリリースデータ
RLD4ビツトに応じた16とおりのリリース用エン
ベロープデータを発生したHEバスに送出する。
５−７はゲートであり、SQ信号に応じてラツチ
５−２の出力、つまりマイコン２−４からのデー
タをHEバス上に送出する。 次にUCIF３−３の動作を説明する。 第１表に示すようなデータが第２図Ｂに示すタ
イミングでマイコン２−４より与えられたとし、
仮にアドレスが05₁₆、データが89₁₆即ちチヤンネ
ル５にＦ＃１の押鍵を指示したとすると、先ず
ALE信号によりラツチ５−１にアドレスがラツ
チされ、次いで信号によりラツチ５−２にデ
ータがラツチされると同時に、ラツチ５−３にア
ドレスがラツチされる。次いで所定のタイミング
でセレクタ５−５がラツチ５−３の出力をセレク
トし、同時にゲート５−７が開きRAM５−４の
WEに書き込み信号が与えられる。この書き込み
信号によりHEバスにはラツチ５−２にラツチさ
れたデータ即ちマイコン２−４が書き込もうとし
たデータ即ち89₁₆が与えられ、RAM５−４のＡ
入力にはラツチ５−３の出力である05₁₆が与えら
れるので、RAM５−４のアドレス05₁₆番地に
89₁₆というデータが書き込まれる。このようにし
て第１表に示した各種データがRAM５−４に書
き込まれる。第１表に示すとおり、RAM５−４
にはVOLフラグ、PEフラグ等のフラグ類が書き
込まれているが、これらのフラグ類はHEバスを
介して信号処理器５−６へ送出し、ここで一旦ラ
ツチした後使用している。 第６図はCDR３−４の詳細図である。６−１
はマスタクロツクを入力とした10ビツトの分周器
である。６−２は比較器付RAM（以下CDRAM
と称す）であり、１ワード13ビツトで８ワードを
有する。各ワードのうち上位10ビツトには比較器
が設けてあり、端子Ｔより入力される分周器６−
１による分周データとの比較が行なわれ、10ビツ
トすべてが一致すると端子Ｃより一致パルスが出
力される。OE、WE、Ａ、Ｄの機能は前述の
RAM５−４と同じである。６−３はデコーダで
あり、Ａ入力、EN入力とＤ出力の関係は第８表
に示すとおりである。

【表】 ６−４〜６−１１はRSラツチであり、Ｓ入力
に正のパルスが加わるとＱ出力が“１”に、Ｒ入
力に正のパルスが加わるとＱ出力が“０”にな
る。RSラツチ６−４はチヤンネル０、RSラツチ
６−５はチヤンネル１、…の一致パルスがＳに与
えられる。６−１２はセレクタであり、Ａ入力に
与えられた８信号からチヤンネルコードCHC3ビ
ツトによりそのうちの１信号を選択してＤより出
力する。６−１３はラツチであり、SQ信号に従
つてMPX６−１２の出力をラツチする。６−１
４はANDゲートである。 次に第６図に示すCDR３−４の動作について
説明する。分周器６−１がマスタクロツクを分周
して10ビツトの分周出力をCDRAM６−２のＴ
入力へ与える。CDRAM６−２の各ワードには
任意の値が入つているが、これらの値の上位10ビ
ツトが分周器６−１の出力値と一致するごとに一
致パルスをＣ端子より出力する。CDRAM６−
２のＡ入力にはCHC即ちチヤンネルを表わす信
号が入力してあるので、各ワードはそれぞれのチ
ヤンネルに対応しているので、チヤンネルごとに
一致パルスを発生する。この一致パルスはそれぞ
れRSラツチ６−４〜６−１１へ入力されている
ので、一致パルスが発生したチヤンネルに対応す
るRSラツチのＱ出力が“１”にセツトされる。
RSラツチ６−４〜６−１１のＱ出力のうちの１
つがチヤンネルコードCHCに応じてセレクタ６
−１２により順次選択されラツチ６−１３にラツ
チされる。ラツチ６−１３の出力はANDゲート
６−１４に与えられているので、現在セレクタ６
−１２が選択しているRSラツチのＱ出力が“１”
ならば、ANDゲート６−１４に加えられたSQ信
号によつてデコーダ６−３のＤ出力の該当チヤン
ネルが“１”になり上記のRSラツチのＱ出力は
“０”にリセツトされる。 第７図はメモリ３−５の詳細図である。第７図
において、７−１〜７−４はRAMであり、OE、
WE、Ａ、Ｄの各機能は前述のRAM５−４と同
じである。ここで、RAM７−１にはWAR、
EAR1、ΔZ1、ΔE1、WE1、ERA2、ΔZ2、ΔE2
の各レジスタが、RAM７−２にはWR2、ZR1、
ΔT1、FR、ΔWAR、ZR2、ΔT2の各レジスタ
が、RAM７−３にはER1、TR1、DIF1、WR1、
ER2、TR2、STW、TAB′、HADの各レジスタ
が、RAM７−４にはNOD′、WE2、VLD′の各レ
ジスタがそれぞれ８チヤンネル分格納されてい
る。なお、NOD′、TAB′、VLD′は前述のRAM
５−４におけるNOD、TAB、VLDのデータを
書きこんだものである。 ７−５は１ワード10ビツト13ワードのROMで
あり、第５表、第６表で示した演算シーケンスに
おけるノート係数CNが記憶されている。ここで
Ｑは出力、Ａはアドレス入力、QEは出力制御端
子であり、OE＝１でＱにROMの内容が出力さ
れ、OE＝０の時はＱ＝ハイ・インピーダンスで
ある。ノート係数CNの値は第７表に示すとおり
である。

【表】

【表】 なお、ROM７−５の10ビツトの出力はHDバ
スの下位10ビツトに接続されている。７−６は信
号処理器であり、RAM７−４に格納された
NOD′よりND（ノートデータ）とOCT（オクター
ブデータ）を読み出しこれらのデータ及びPEフ
ラグに基づいてピツチデチユーンデータPEDを
発生する回路、並びにレジスタWE2のデータを
読み出してデコードするデコード回路が備えてあ
る。 第８図はFA３−６の詳細図である。第８図に
おいて、８−１〜８−８はラツチであり、SEQ
３−２が発生する1、3の信号で動作している。
８−９は加算器であり、Ａ入力に与えられた値と
Ｂ入力に与えられた値（共に16ビツト）とキヤリ
ー入力Ciに与えられた値の加算を行ない、Ｃ及び
Coより出力する。Coは演算の結果生じるキヤリ
ー出力である。８−１０，８−１１はビツト処理
回路であり、ラツチ８−１、ラツチ８−２による
出力のビツト操作を行なう回路である。８−１２
は論理ゲートであり、SQ信号に応じてラツチ８
−６の出力を強制的に“１”または“０”にする
或はそのまま出力するといつた動作を行なう。８
−１３はRAMであり、そのサイズは１ワード９
ビツトで12ワードのものである。Ａ、Ｄ、WE、
OEの各機能は前述のRAM５−４と同じである。
Ｄ出力９ビツトはＣバスの下位９ビツトに接続さ
れている。RAM８−１３は位相合わせ（後述）
用のもので、12音のノートの個々の波形データを
読出用アドレス（WAR）の位相管理を行う。 第９図ＡはMPLY３−７の詳細図である。第
９図Ａにおいて９−１〜９−９はラツチである。
ここでラツチ９−３にはＬバスのビツト０〜ビツ
ト９が、ラツチ９−５にはＬバスのビツト９〜ビ
ツト12が接続されている。９−１０はエンコーダ
である。入出力の関係は第９表に示すとおりであ
る。

【表】 ９−１１はシフタであり、Ｉから入力される16
ビツトの信号をＣに入力された制御信号に従つて
シフトしＯより出力する。シフトの内容は第10表
に示すとおりである。

【表】 ９−１２はビツト処理回路でありSQ信号に応
じてラツチ９−３が出力する信号のビツト処理を
行なう。９−１３はデコーダであり入力Ａと出力
Ｄとの関係は第11表に示すとおりである。

【表】 ９−１４はセレクタであり、Ｃに入力されてい
るSQ信号に応じてＣ＝１ならばＡ、Ｃ＝０なら
ばＢに入力されている16本の信号を選択してＹよ
り出力する。なお、Ａ入力の下位11ビツトは
GND（接地電位）に接続されている（即ち“０”
が与えられている）。９−１５はシフタでＩから
入力される14ビツトの信号をＣに入力された制御
信号に従つてシフトしＯより出力する。シフトの
内容は第12表に示すとおりである。

【表】 ９−１６は乗算器であり、Ａ入力が２の補数表
示による12ビツト、Ｂ入力が絶対値の10ビツトで
出力が２の補数表示による14ビツトである。通常
12ビツト×10ビツトの演算を行なうと22ビツトの
結果が得られるが、無論乗算器９−１６の出力14
ビツトは22ビツトのうちの上位14ビツトである。
故に、乗算器９−１６における入出力の関係は、
次式のとおりになる。 Ｃ＝Ａ×Ｂ／256 なお、MPLY３−７における乗算器９−１６
は、回路をより簡略化するために以下の手法を用
いている。 通常乗算器を構成する際に、２の補数値12ビツ
ト×絶対値10ビツトの乗算器は116個の加算器セ
ルにより22ビツトの正確な演算結果が得られる。
しかし、本システムにおいては本来得られる22ビ
ツトのうちの上位14ビツトのみを使用する。即ち
下位８ビツトの出力は使用しないので本実施例で
は加算器セル省略による演算誤差が上位14ビツト
のLSBに影響しない下位７ビツト演算用の加算
器セルを全部省略している。そこで、本乗算器９
−１６では、下位ビツト演算用の加算器セル28セ
ルを省略し第９図Ｂに示すような構成になつてい
る。第９図Ｂにおいて、破線内は同様のセルを略
記した。また、各ブロツクはすべて全加算器であ
り、入力がＡ、Ｂ、Ci（キヤリー入力）、出力が和
Ｓ及びキヤリーCoである。 第１０図はＩ／Ｏ３−１０の詳細図である。第
１０図において、１０−１〜１０−８はラツチで
ある。ここでラツチ１０−３はセツト付のラツチ
でラツチの入力はＤバスのビツト７〜ビツト９に
接続されている。１０−９はシフタセレクタで、
Ｃ入力によりＡ入力とＢ入力のきりかえ及びＡ入
力の１ビツトシフトを行なう。１０−１０はビツ
ト処理回路であり、SQ信号に応じて下位３ビツ
トを強制的に“１”或は“０”にする回路であ
る。１０−１１はデコーダであり、入力Ｉと出力
Ｄの関係は第13表に示すとおりである。

【表】 デコーダ１０−１１のＩ入力にはラツチ１０−
７の出力のビツト12〜ビツト15が与えられてい
る。１０−１２はセレクタであり、Ｃ入力に応じ
てＡ又はＢに与えられている信号のいずれかを選
択してＹより出力する。１０−１３はシフタであ
り、制御端子Ｃの入力に応じてＩからの入力をシ
フトしてＯより出力する。１０−１４はノイズ回
路であり、ノイズフラグNAに応じて入力データ
にノイズを混入する。 第１１図はMSW３−１１の詳細図である。円
で囲つた部分がスイツチであり、各スイツチの構
成は第１図Ｂ〜Ｋにて示したものと同様のもので
ある。このMSW３−１１においても第１図Ａに
示した場合と同様高速化のためにデータ転送の直
前にすべてのバスラインに各タイムスロツト毎に
1の信号によつてプリチヤージを行なつた後デ
ータの転送を行なつている。第１図Ｃ〜Ｋ 第１
−１０図に示すスイツチをMSW３−１１に用途
に応じて配して選択的に開閉することにより、任
意のバスから他の任意のバスへのデータ転送が必
要なビツト処理を含めて可能となる。例えば、
HAバスからＡバスへ、HBバスからＢバスへ、
ＣバスからHCバスへ同時にデータを転送したい
時にはSW１，SW７，SW１３を同時にオンすれ
ばよい。また、ＣバスのデータをＬバスとＤバス
に転送したい時にはSW２８，SW２９，SW３０
をオンすればＣバス→HLバス→Ｌバス及びＤバ
スの経路でデータが転送される。 なお、MSW３−１１においても、データの転
送は第１図Ｌに示すタイミングで行なわれてい
る。即ち、1＝１の区間で縦方向、横方向のバ
スラインのプリチヤージを行ない、1立ち下り
より3の立ち下りまでの区間でデータの転送を
行ない、3の立ち下りでラツチする。ここで、
3の立ち下りから1立ち上りまでの区間はラツ
チ動作を安定に行なうための余裕である。 次にデータバンク２−６について説明する。デ
ータバンク２−６には４種類のデータが格納され
ている。それは、(1)ヘツダアドレスデータ、(2)ヘ
ツダデータ、(3)波形データ、(4)エンベロープデー
タである。ここで、ヘツダアドレスデータはヘツ
ダデータがどのアドレスに格納してあるかを示す
８ビツトのデータであり、ヘツダデータは波形デ
ータ、エンベロープデータの格納してあるアドレ
ス及びそれらの属性を表わした８バイトのデータ
である。次に上記４種類のデータを更に詳しく説
明する。 (1) ヘツダアドレスデータ（HAD） このデータは各タブレツト、各オクターブ、
各３鍵ごとに割り当てられたノートデータをア
ドレスとしてヘツダデータのアドレスを示すデ
ータである。ヘツダアドレスデータの格納場所
は第14表に示すとおりであり、ビツト９〜ビツ
ト５にタブレツトデータTAB、ビツト４〜ビ
ツト２にオクターブデータOCT、ビツト１〜
ビツト０にノートデータNDの上位２ビツト、
残りのビツトにはすべて“１”が入つている。

【表】 〓

Claims (1)

1. 【特許請求の範囲】 １ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向バスの少なくとも１組は複数個の
   バスラインから成り、上記第１のスイツチの少な
   くとも１組は複数個の小スイツチから成り、上記
   Ｘ方向バスと上記Ｙ方向バスとがマトリツクス状
   に交差して形成する交差点のうち、上記バスの
   各々の組につき少なくとも２組以上の所定の交差
   点に上記第１のスイツチが設けられ、前記第１の
   スイツチの少なくとも１組が、該スイツチにより
   選択されるＸ方向バスとＹ方向バスの一方のバス
   上にあるデータの１部または全部をビツト位置を
   変更して他方のバス上に送出する構造を有するこ
   とを特徴とするデジタル信号処理装置。 ２ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向バスの少なくとも１組は複数個の
   バスラインから成り、上記第１のスイツチの少な
   くとも１組は複数個の小スイツチから成り、上記
   Ｘ方向バスと上記Ｙ方向バスとがマトリツクス状
   に交差して形成する交差点のうち、上記バスの
   各々の組につき少なくとも２組以上の所定の交差
   点に上記第１のスイツチが設けられ、前記第１の
   スイツチの少なくとも１組が、該スイツチにより
   選択されるＸ方向バスとＹ方向バスの一方のバス
   上にあるデータの１部または全部をビツト順序を
   変更して他方のバス上に送出する構造を有するこ
   とを特徴とするデジタル信号処理装置。 ３ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向バスの少なくとも１組は複数個の
   バスラインから成り、上記第１のスイツチの少な
   くとも１組は複数個の小スイツチから成り、上記
   Ｘ方向バスと上記Ｙ方向バスとがマトリツクス状
   に交差して形成する交差点のうち、上記バスの
   各々の組につき少なくとも２組以上の所定の交差
   点に上記第１のスイツチが設けられ、前記所定の
   交差点の少なくとも１組の交差点に、前記第１の
   スイツチが２組以上設けられていることを特徴と
   するデジタル信号処理装置。 ４ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向のバスの少なくとも１組は複数個
   のバスラインから成り、上記第１のスイツチの少
   なくとも１組は複数個の小スイツチから成り、上
   記Ｘ方向バスと上記Ｙ方向バスとがマトリツクス
   状に交差して形成する交差点のうち、上記バスの
   各々の組につき少なくとも２組以上の所定の交差
   点に上記第１のスイツチが設けられ、Ｘ方向また
   はＹ方向バス上にある前記第１のスイツチの少な
   くとも２組が同時にオンすることにより、該スイ
   ツチにより接続される複数組の他方向バスより、
   各バスのビツトパターンを混合して入力するよう
   にした構造を有することを特徴とするデジタル信
   号処理装置。