JPH0419587B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明はデジタル的に信号の演算を行なうこと
によつて所望の出力を得るデジタル信号処理装置
に関する。 従来の技術 近年デジタル信号処理装置は加減算器、乗算器
などの演算器を複数個と、ＲＡＭと、ＲＯＭと、
バスラインと、プログラムカウンタ、プログラム
メモリ、命令デコーダなどによつて構成されるシ
ーケンス制御器とを備え、データの処理を行なう
のに適した装置が各種発表されている。第１５図
にその一例のブロツク図を示し、その動作を説明
する。 プログラムカウンタ１の出力をアドレスとして
プログラムメモリ２を読みだす。Ｉ／03、レジス
タ４、シフタ５、乗算器６、セレクタ７、ＡＬＵ
８、ＲＡＭ９の入出力、動作はすべてプログラム
メモリ２の出力によつて制御されている。Ｉ／03
が外部よりデータを取り込み、データバスを介し
てＲＡＭ９にデータを格納する。ＲＡＭ９はレジ
スタ４の値或はプログラムメモリ２の出力をアド
レスとしてそのデータをデータバスを介して乗算
器６へ送られる。乗算器６においては、予め
ＲＡＭ９等よりＴレジスタに書き込まれているデ
ータとの乗算を行ない、セレクタ７へ出力する。
ＡＬＵ８では、シフタ５によりシフトされたＲＡＭ
９のデータと、乗算器６の出力のいずれか一方を
セレクタ７によつて取り込み、加減算或は論理演
算を行ない、ＲＡＭ９に結果が格納される。故
に、第１５図に示すデジタル信号処理装置はＡ×
Ｂ＋Ｃといつた積和演算を効率的に行なうように
なつており、この結果をＩ／03より出力して用い
るようになつている。（例えばＴＩ社
ＴＭ32010USER'S GUIDE ２−１〜２−23ペー
ジ） 発明が解決しようとする問題点 しかしながら上記の構成では積和演算（Ａ×Ｂ
＋Ｃ）を専ら効率的に行なうようになつているた
め、演算形式を積和の形式に分解しないと演算の
処理速度が上らない。また、例えば、下位ビツト
を切り捨てて演算を行なう、或は、データを２
倍、４倍したものと所定の値との演算を行なうと
言つた場合にはデータの切り捨て、或は、３倍、
４倍するといつた演算を別途行なつた後に所定の
値との演算を行なわねばならず、処理速度を低下
させる結果となつてしまう。 問題点を解決するための手段 上記問題点を解決するために、本発明によるデ
ジタル信号処理装置は、複数組のＸ方向バスと複
数組のＹ方向バスと複数組の第１のスイツチを有
し、上記Ｘ方向バスの少なくとも１組は複数個の
バスラインから成り、上記Ｙ方向のバスの少なく
とも１組は複数個のバスラインから成り、上記第
１のスイツチの少なくとも１組は複数個の小スイ
ツチから成り、上記Ｘ方向バスと上記Ｙ方向バス
とがマトリツクス状に交差して形成する交差点の
うち、上記バスの各々の組につき少なくとも２組
以上の所定の交差点に上記第１のスイツチが設け
られ、上記バスの少なくとも１組には定数を入力
する第２のスイツチが設けられ、 (1) 前記第１のスイツチの少なくとも１組が、該ス
イツチにより選択されるＸ方向バスとＹ方向バ
スの一方のバス上にあるデータの１部または全
部をビツト位置に変更して他方のバス上に送出
する、或は、 (2) 前記第１のスイツチの少なくとも１組が、該
スイツチにより選択されるＸ方向バスとＹ方向
バスの一方のバス上にあるデータの１部または
全部をビツト順序を変更し他方のバス上に送出
する、或は、 (3) 前記所定の交差点の少なくとも１組の交差点
に、前記第１のスイツチが２組以上設けられて
いる、或は、 (4) Ｘ方向またはＹ方向バス上にある前記第１の
スイツチの少なくとも２組が同時にオンするこ
とにより、該スイツチにより接続される複数組
の他方向バスより、各バスのビツトパタンを混
合して入力するようにしたものである。 作 用 本発明は上記した構成によつて、Ｘ方向のバス
からＹ方向のバスへ、また、Ｙ方向のバスからＸ
方向のバスへ、また、Ｙ方向のバスを経由してＸ
方向のバスより他のＸ方向のバスへ等自在にデー
タを転送することができる。また、スイツチを配
置するビツト位置を１対１に固定せず、バス上に
あるデータをビツト位置を変更して他方のバス上
に送出する、或は、ビツト順序を変更して他方の
バス上に送出する、或は、１組の交差点にスイツ
チを２組以上設ける、或は、同一バス上にある少
なくとも２組のスイツチが同時にオンすることに
より、ビツトパターンの変更、上位ビツトと下位
ビツトの入れ替え、所定値の逓倍といつた操作を
ハードウエアを追加、或は、演算回数を追加する
ことなく行なうことができ、単位時間当りのデー
タ処理が大幅に向上するものである。 実施例 以下本発明の一実施例のデジタル信号処理器に
ついて図面を参照しながら説明する。 第１図は本発明の第１の実施例におけるデジタ
ル信号処理器を示すものである。第１図におい
て、１−１はプログラムカウンタ（ＰＣ）、１−２
は演算シーケンスを記憶しＳＱＲＯＭ、１−３は
ＳＱＲＯＭ１−２の内容を個々の指令に変換し、
ＳＱ信号として出力する命令デコーダ
(IＮＳＴＤＥＣ)、１−４は入出力回路(Ｉ／Ｏ)、
１−５は加算器、１−６〜１−９はＲＡＭ、１−
１０はシフタ、１−１１は乗算器である。Ｘ₀〜
Ｘ₆はＸ方向のバスライン、Ｙ₀〜Ｙ₆はＹ方向のバ
スラインであり、Ｘ方向とＹ方向のバスラインの
交叉点には○印で示した位置に各バスラインを結
ぶスイツチが設けられている。これらのスイツチ
をＳijで表わす（ｉ，ｊ＝０〜６）。Ｓ_y、Ｓ_xはバ
スラインＹ₅、Ｘ₂に対して定数を設定するスイツ
チである。第１図Ｃ〜ＫはスイツチＳ_ij及びスイ
ツチＳ_y、Ｓ_xの実施例であり、具体的には第１図Ｂ
に示すようにnchのＭＯＳＦＥＴで構成されており、
SQ信号が“１”になるとＭＯＳＦＥＴがオンして縦
方向のラインと横方向のラインが導通しデータが
転送される。このＸ方向Ｙ方向のバスラインにお
いては高速化のためにデータの転送の直前にすべ
てのバスラインにプリチャージを行なつた後デー
タの転送を行なつている。これはスイツチが
ＮchＭＯＳＦＥＴで構成されているので、転送され
たデータの“１”のレベルがＭＯＳＦＥＴのしきい
値電圧分だけ降下するのを防ぐためである。ここ
で第１図Ｃ〜Ｋに示すスイツチパターンの例につ
いて説明する。円でかこつた交点の箇所でスイツ
チを介して接続されている。この例では便宜上各
バスが８ビツトのものについて説明する。第１図
Ｃは、スイツチによってbnとan（ｎ＝０〜７）と
を接続したものである。第１図のｂ０〜ｂ３の
４本の値と“０”をスイツチによつてＹ方向のバ
スラインに書き込むようにしたものである。第１
図Ｅはｂ０〜ｂ３をａ０〜ａ３へ、ｃ４〜Ｃ７を
ａ４〜ａ７へ書き込むようにしたものであり、こ
れにより、２組のバスラインに別々に表われてい
るビツトパタンを混合して他のバスラインに転送
することができるようにしたものである。第１図
Ｆはビツト順次を変更してバスラインから他のバ
スラインへ転送するようにしたもので、このよう
にスイツチを配することによりＸ方向のバスライ
ンのデータの上下各４ビツトを順に変更してＹ方
向のバスラインに転送する。第１図Ｇはｂ７〜を
ａ７〜ａ５へ、ｂ６〜ｂ２をａ４〜ａ０に書き込
むようにしたもので、これによりＸ方向のバスラ
インのデータを２ビツト右シフトして、即ち４で
割つた値をＹ方向のバスラインに入力し、転送と
共にビツト位置を変更するようにしたものであ
る。第１図Ｈは１つの交点に２組のスイツチを設
けたものである。これにより、Ｘ方向（Ｙ方向）
のバスラインのデータをそのままＹ方向（Ｘ方
向）に転送することができる一方、必要に応じて
はｂ７〜ｂ４とａ３〜ａ０に接続してビツト位置
を変更したデータを他のバスラインへ転送するこ
とも可能となる。 第１図Ｉ〜Ｋは定数をバスラインに設定するた
めの回路例であり、スイツチＳ_y、Ｓ_xがこれに相当
する。第１図Ｉはバスラインにオール“０”を設
定する回路、第１図Ｊはバスラインに10101010即
ちＡＡ₁₆を設定する回路である。これは、スイツ
チのない部分であるａ７，ａ５，ａ３，ａ１はこ
のスイツチが開く直前にプリチヤージによつて
“１”が書き込まれたものがそのまま保持される
ことによる。第１図ＫはフラグＴ０によつて定数
の値を変えるようにしたもので、Ｔ０＝０ならば
００₁₆がバスラインに書き込まれ、Ｔ０＝１ならば
ＥＢ₁₆がバスラインに書き込まれる。第１図Ｃ〜
第１図Ｋに示すスイツチをＳ_ij及び及びＳ_y、Ｓ_xに
用途に応じて配して選択的に開閉することによ
り、任意のバスラインから他の任意のバスライン
へのデータ転送が必要なビツト処理を含めて可能
となる。 なお、本実施例において、データの転送は第１
図Ｌに示すタイミングで行なわれている。即ち、
１＝１の区間でＸ方向、Ｙ方向のバスラインの
プリチヤージを行ない、１の立ち下りより３の
立ち下りまでの区間でデータの転送を行ない、
３の立ち下りでラツチ或はＲＡＭへの書き込みを
行なう。ここで、３の立ち下りから１の立ち上
りまでの区間は書き込み動作を安定に行なうため
の余裕である。 このように構成すると次のような動作を行なわ
せることができる。まず、Ｉ／０１−４で外部より
必要なデータを取り込み、これをスイツチＳ₀₀，
Ｓ₀₄をオンしてＲＡＭ１−６へ書き込む。更に次の
データをスイツチＳ₁₀をオンしてＲＡＭ１−９へ書
き込む。このようにして必要なデータを順次
ＲＡＭ１−６〜１−９へ書き込む。次いで、
ＲＡＭ１−６〜ＲＡＭ１−９よりデータを読み出
し、例えばスイツチＳ₅₄及びスイツチＳ₄₅をオンし
てＲＡＭ１−６のデータとＲＡＭ１−７のデータ
を乗算器１−１１へ入力し積を求める。同時刻に
スイツチＳ_xとスイツチＳ₁₃がオンし、ＲＡＭ１−９
のデータと定数の加算を加算器１−５にて行な
う。次いで加算結果をスイツチＳ₅₁をオンして乗
算器１−１１へ供給し、次のステツプの演算を行
なう。ここでスイツチＳ₅₁が第１図Ｇに示すよう
なスイツチによれば、加算結果を予め４で割つた
値との乗算を行なうことになる。次いで、乗算器
１−１１の出力をスイツチＳ₁₆、スイツチＳ₆₆をオ
ンしてＲＡＭ１−９へ書き込む。このようにして
必要なビツト操作処理を施しながら種々の演算を
行ない、最終データが得られればこれを例えば
ＲＡＭ１−９に書き込み、所帯のタイミングでス
イツチＳ₁₀をオンしてＩ／０に転送し外部へ出力
する。このようにして加算器１−５、シフタ１−
１０、乗算器１−１１へ殆ど絶え間なくデータを
供給し、ほとんど絶え間なくこれらを働かせるこ
とが容易となる。 第２図Ａは本発明における第２の実施例であ
る。本実施例では、本発明を電子楽器に応用した
場合について示している。 この第２図Ａを説明すると、２−１は鍵盤であ
る。２−２はタブレツトであり、本電子楽器より
出力される楽音の音色の選択を指示する操作部で
ある。２−３は効果スイツチであり、楽音に対す
る各種の効果の制御、例えばヴイブラート、トレ
モロ等の効果のオン・オフを指示するスイツチで
ある。２−４はマイクロコンピユータ（以下マイ
コンと称す）であり、例えばインテル社のマイコ
ン8049等が相当する。２−５は楽音発生部であ
り、マイコン２−４より与えられた制御信号に基
づいて波形演算、周波数演算を行なう。２−６は
データバンクであり、楽音発生部２−５にて使用
する波形データやエンベロープデータが格納され
ているＲＯＭ（読出専用メモリ）である。２−７
はフイルタであり、楽音発生部２−５より出力さ
れる楽音信号の折り返しノイズを除去する。２−
６はスピーカである。 次に第２図Ａに示す電子楽器の動作を説明す
る。マイコン２−４は内部に予め書き込まれた命
令に従つて、鍵盤２−１、タブレツト２−２、効
果スイツチ２−３の状態を順次検策する。またマ
イコン２−４は鍵盤２−１における鍵のＯＮ／
ＯＦＦの状態に基づいて、押圧されている鍵のコ
ードを楽音発生部２−５の複数のチヤンネルに割
り当てる割り当て信号を送出するとともに、タブ
レツト２−２、効果スイツチ２−３の状態に応じ
て制御データを送出する。楽音発生部２−５にお
いては、マイコン２−４より送出される割り当て
信号及びその他の制御信号を内部のレジスタに取
り込み、これらの信号に基づいてデータバンク２
−６より必要な波形データ、エンベロープデータ
を読み出しながら楽音信号の合成を行なう。この
楽音発生部２−５において合成された楽音信号
は、フイルタ２−７を通してスピーカ２−８へと
送られ楽音を発生する。第２図Ｂにマイコン２−
４より楽音発生部２−５へデータを転送する場合
のタイミング図を示す。また、第１表にマイコン
２−４より楽音発生部２−５へ送出するデータの
内容を示す。

【表】 第１表において、ＮＯＤはノートオクターブデ
ータであり、ノートデータＮＤとオクターブデー
タＯＣＴ及びキーオンデータＫonより成つている。
その具体的な内容は第２表にＮＯＤのビツト構成
が示してあり、第３表にノートデータＮＤと音名
との対応が示してあり、第４表にオクターブデー
タＯＣＴと音域との対応が示してある。

【表】

【表】 即ち仮に楽音発生部２−５に対しＧ＃というノ
ートの第６オクターブの音（以下Ｇ＃６と略す。）
をチヤンネル１より出力したい時には第２−１図
におけるアドレスとして00000001、データとして
10011110をマイコン１−４より送出することにな
る。次に、ＰＤＤはピツチデチユーンデータであ
り調律をずらすための8bitのデータである。ＰＤＤ
は２の補数表示にて表わされており、可変範囲は
−128〜＋127の256通りである。ＲＬＤはリリース
データで、キーＯＦＦ後の減衰特性を制御する4bit
のデータである。ＶＯＬはボリユームフラグであ
り、このビツトを“１”にすると後述のボリユー
ムデータＶＬＤに応じて楽音発生部１−５からの
楽音信号の出力レベル制御を可能にするものであ
る。ＤＭＰはダンパフラグであり、ピアノタイプ
エンベロープの場合のキーオフ後の減衰を急速な
減衰にせしめるフラグであり、ＤＭＰ＝１の時に
機能する。ＳＯＬソロフラグであり、他のチヤン
ネルと同音名の楽音がアサインされた時にそのチ
ヤンネルの発生している楽音とこれから発生しよ
うとしている楽音の位相特性を合わすか否かを選
択するフラグであり、ＳＯＬ＝１の時ひは位相合
わせをキヤンセルする。ＴＡＢはタブレツトデー
タであり、第２図Ａにおけるタブレツト２により
指定されるデータがこの5bitに入る。ＰＥはピツ
チエクスタンドフラグで、このビツトを“１”に
したチヤンネルにはピツチエクステンドがかか
る。ＶＬＤはボリユームデータであり、前述のボ
リユームフラグＶＯＬとともにチヤンネルから出
力される楽音のレベルを8bitの細かさで制御す
る。なお、これら一連のデータはすべてチャンネ
ルごとに独立に設定できるものである。 次に、楽音発生部２−５における演算シーケン
スについて説明する。 第５表及び第６表に楽音発生部２−５の演算シ
ーケンスを示す。

【表】

【表】 本楽音発生部２−５においては、短い演算サイ
クルでより多くのデータ処理を行なうために演算
シーケンスがイニシヤルモード、ノーマルモード
の２つのモードを有し、更に上記両モードがそれ
ぞれロングシーケンス、シヨートシーケンスに分
かれている。また、イニシヤルモードシヨートシ
ーケンス及びノーマルモードロングシーケンスは
それぞれＥＶＥＮ、ＯＤＤの２つの状態を有してい
る。 イニシヤルモードはマイコン２−４が楽音発生
部２−５に対して新たな楽音の発生を命令した際
に楽音発生部２−５におけるマイコン２−４より
指定されたチヤンネルについて種々のレジスタ等
の初期設定を行なうモードでありロングシーケン
スより開始され、シヨートシーケンスを２回行な
つた後ノーマルモードに入る。このイニシャルモ
ードにおける２回のシヨートシーケンスについて
１回目がＯＤＤ、２回目がＥＶＥＮのシヨートシー
ケンスとなる。このイニシヤルモード終了後、ノ
ーマルモードに移るが、シヨートシーケンス６回
の後ロングシーケンス１回がくることになる。 本実施例では各チヤンネル毎に、独立した２系
統の波形と独立した２系統のエンベロープとを掛
け合わせるようになつており、更にピツチの細か
な調整機能をも有しているが、これらの演算処理
を時分割で８チヤンネル分行なうためには多大な
演算ステツプが必要となる。そこで短いサイクル
で演算しないといけないものをシヨートシーケン
スとし、演算頻度の低いもの、つまり長いサイク
ルで演算してもよいものをロングシーケンスとす
る。そしてシヨートシーケンスの間にロングシー
ケンスを挿入することにより演算の効率化を図つ
ている。第２図Ｃにシヨートシーケンス、ロング
シーケンスのタイミング図を示す。第２図Ｃに示
すとおり、シヨートシーケンスは０〜10の11のタ
イムスロツトより成つており、ロングシーケンス
は11〜19の９のタイムスロツトより成つている。
個々のタイムスロツトは250sであり、４分割され
て１、３のノンオーバーラツプの２相クロツク
とともに全体のシステムが動作している。シヨー
トシーケンスとロングシーケンスの関係は、シヨ
ートシーケンスがチヤンネル０からチヤンネル７
まで８回くり返されるごとに１チヤンネル分のロ
ングシーケンスが入る。故に、例えばチヤンネル
３のシヨートシーケンスは11×８＋９の97タイム
スロツトごとに１回、ロングシーケンスは97×８
の776タイムスロツトごとに１回の割で現われる
ことになる。更に、ノーマルモードのロングシー
ケンスにはＥＶＥＮとＯＤＤを２つの状態があるた
め、776×２の1552タイムスロツトを周期として
システムが動作しているものである。 次に、第５表及び第６表に基づいて個々の演算
シーケンスについて説明する。前述のように、楽
音発生部２−５には新たな押鍵によりイニシヤル
モードロングシーケンスより開始するようになつ
ているので、イニシヤルモードロングシーケンス
よりタイムスロツト別に説明を行なう。 加算部 ＰＤＤ＋ＰＥＤ→ＰＤＲ ０→ＴＲ１ ０→ＴＲ２ ０→ＺＲ１ ０→ＺＲ２ タイムスロツト１３の意味するところは、
ＰＤＤというレジスタの内容とＰＥＤというレジス
タの内容を加算してＰＤＲというレジスタに格納
するということである。タイムスロツト１５〜１
８は、ＴＲ1，ＴＲ2，ＺＲ1，ＺＲ2というレジス
タに０を書き込むということである。 データバンク読み出し部 ＷＴＤ→ＨＡＤ→ＨＡＤ ＨＡＤ→ＣＯＮＴ→ＣＯＮＴ、ＤＩＦ１ 〜 ＨＡＤ→ＳＴＥ→ＥＡＲ１ これらの意味するところは、左端にあるデータ
（例えばタイムスロツト１４ならばＨＡＤというデ
ータ）をアドレスとしてデータバンク２−６より
中央に記載のＣＯＮＴというデータを読み出し、
右端にある名前のレジスタＣＯＮＴ及びＤＩＦ１に格
納するということである。 イニシヤルモードシヨートシーケンス加算部 ＰＤＲ＋ＪＤ→Ｌ．Ｂ．；０→ＥＲ2/1 ０ＲＧ＋０ＣＴ＋１→ＷＥ２→ΔＷＡＲ Ｄ．Ｂ．＋ＥＡＲ１→ＥＡＲ２ ０→ＷＲ１ ０→ＥＲ１ ０→ＷＥ２ ０→ＷＥ１、ＷＲ２ タイムスロツト１における０→ＥＲ２／１はシヨ
ートシーケンス１回目即ちＯＤＤ時にはＥＲ２、２
回目即ちＥＶＥＮ時にはＥＲ1というレジスタに0を
書き込むことを意味する。またＬ.Ｂ.とは、ＰＤＲ
＋ＪＤの演算結果をレジスタに格納せずに、Ｌバ
ス（後述）を介して乗算部（後述）に送出するこ
とを意味する。タイムスロツト３においては、演
算結果を一度ＷＥ２というレジスタに格納した後
デコードしてΔＷＡＲに格納することを意味する。
タイムスロツト４におけるＤ.Ｂ.は、後述のデー
タバンク読み出し部によつて得られる値をレジス
タ等を介さずＤバス（後述）を介して加算器に送
出することを意味する。 乗算部 〜 Ｃ.Ｂ.×ＣＮ１→ＦＲ 上記のＣ.Ｂ.は、加算部にて得られた結果をレジ
スタを介さずに乗算部に直接入力することを意味
する。この場合においてはタイムスロツト１にて
得られたＰＤＲ＋ＪＤの演算結果を意味する。 データバンク読み出し部 ＨＡＤ→ΔＳＴＥ→Ａ.Ｂ. 〜 EAR1/2→E1/2→ΔＴ1/2、ΔＥ1/2、ΔＺ
1/2 〜 HAD→ＳＴＷ／ΔSTW→ＳＴＷ／ＷＡＲ ここでタイムスロツト１のＡ.Ｂ.は、データバ
ンク読み出しによつて得られた値をレジスタ等を
介さずに直接加算部のＡ入力へ入力することを意
味する。また、タイムスロツト６〜７のＳＴＷ／
ΔＳＴＷ→ＳＴＷ／ＷＡＲは、シヨートシーケンス
１回目即ちＯＤＤ時にはＳＴＷというデータを読み
出してＳＴＷというレジスタに格納し、２回目即
ちＥＶＥＮ時にはΔＳＴＷというデータを読み出し
てＷＡＲというレジスタに格納することを意味す
る。 次にノーマルモードについて説明する。 ノーマルモードシヨートシーケンス 第６表において、＊印のついている箇所は、ノ
ートクロツク発生した後の最初のシヨートシーケ
ンスのみでその演算が行なわれるものであり、こ
の動作を制御するフラグを計算要求フラグCLRQ
と呼ぶことにする。 加算部 ＷＥ２＋ＷＥ１→Ｌ.Ｂ. ＳＴＷ＋ＷＡＲ→Ｄ.Ｂ.、Ｂ.Ｂ. ＺＲ１＋ΔＺ１→ＺＲ１ ＤＩＦ１＋Ｃ.Ｂ.→Ｄ.Ｂ. ＥＲ１＋ΔＥ１＋Ｃｉ→ＥＲ１ ＺＲ２＋ΔＺ２→ＺＲ２ ＷＡＲ＋ΔＷＡＲ→ＷＡＲ^＊ ＥＲ２＋ΔＥ２＋Ｃｉ→ＥＲ２ ＦＲ＋ＣＤＲ→ＣＤＲ^＊ ここで、タイムスロツト１のＬ.Ｂ.は、演算結果
をレジスタを介さず直接乗算部へ入力することを
意味する。タイムスロツト2のD.B.、B.B.は同様
に演算結果を直接データバンク読み出し部及び加
算部のＢ入力へ入力することを意味する。タイム
スロツト４におけるＣ.Ｂ.は、加算部の演算結果を
レジスタを介さずに直接入力することを意味し、
この場合はタイムスロツト２におけるＳＴＷ＋
ＷＡＲの演算結果が入力される。また、D.B.はそ
の演算結果を直接データバンク読み出し部へ入力
することを意味する。タイムスロツト５及び８の
Ｃｉは、それぞれタイムスロツト３及び６における
演算のくり上り（キヤリー）を加えるという意味
である。 乗算部 〜 ＷＲ２×ＥＲ２→ＷＥ２^＊ 〜 Ｃ.Ｂ.×ＣＮ→（ＤＡＣ） 〜 ＷＲ１×ＥＲ１→ＷＥ１^＊ ここで、タイムスロツト〜のC.B.とは加算
部の出力をレジスタ等を介さず直接乗算部へ入力
することを意味する。この場合は、タイムスロツ
ト１のWE2＋WE1の演算結果に相当する。また
(DAC)とあるのは、この演算結果をＤＡＣ(ＤＡ
コンバータ；後述）に入力することを表す。 データバンク読み出し部 〜 Ｃ.Ｂ.→Ｗ１→ＷＲ１^＊ 〜 Ｃ.Ｂ.→Ｗ１→ＷＲ２^＊ ここで、タイムスロツト４〜５のＣ.Ｂ.は加算部
の演算結果を直接データバンク読み出し部へ入力
してデータバンク２−６のアドレスとすることを
意味し、この場合は加算部におけるタイムスロツ
ト２のＳＴＷ＋ＷＡＲの演算結果に相当する。タ
イムスロツト7〜8のC.B.も同様にタイムスロツ
ト4のＤＩＦ1＋(STW＋WAR)の演算結果に相当
する。 ロングシーケンス 加算部 ΔＴ１／２＋ＴＲ１／２→ＴＲ１／２ ＰＤＲ＋ＪＤ→Ｌ.Ｂ. ΔＥＡＲ１／２＋ＥＡＲ１／２ ＋Ｃｉ→ＥＡＲ１／２ ＰＤＤ＋ＰＥＤ→ＰＤＲ ここで、タイムスロツト１４のＬ.Ｂ.は、加算部
の演算結果即ちＰＤＲ＋ＪＤの値をレジスタを介さ
ず直接乗算部へ入力することを意味する。タイム
スロツト１５のＣｉはタイムスロツト１３の演算を
行なつた結果生じるくり上り（キヤリー）を意味
する。 乗算部 〜 ＣＮ×Ｃ.Ｂ.→ＦＲ ここで、Ｃ.Ｂ.は加算部における演算懸架をレジ
スタを介さず直接乗算部へ入力することを意味
し、この場合は加算部タイムスロツト１４におけ
るＰＤＲ＋ＪＤの演算結果が入力される。 データバンク読み出し部 〜 ＥＡＲ２／１→Ｅ２／１ →ΔＴ２／１、ΔＥ２／１、ΔＺ２／１ ここで２／１というのは、奇数回目、即ち
ODD時には2(例えばE2/1ならばE2)、偶数回
目、即ちＥＶＥＮ時には１(同Ｅ１)となることを意
味し、ＥＶＥＮ、ＯＤＤで別のデータを読み出し、
別のレジスタへ格納することを意味する。 第３図は第２図Ａにおける楽音発生部２−５の
詳細な図である。まずこの図を用いて各ブロツク
の機能の概略を説明すると、３−１はマスタクロ
ツクであり、ここではｆ＝8.00096MHzのものを
用いている。３−２はシーケンサ（以下ＳＥＱと
称す）であり、マスタクロツク３−１によるクロ
ツク信号を分周し楽音発生部２−５全体における
シーケンス信号（以下ＳＱ信号と称す）及び各種
制御信号を発生する。３−３はマイコンインター
フエース部（以下ＵＣＩＦと称す）であり、第１表
にて示される各種データをマイコン２−４が楽音
発生部２−５とは非同期で送出しているが、この
データを取り込み、ＳＥＱ３−２により発生され
るシーケンス信号との同期をとる回路である。更
にフラグＫＯＮによりイニシヤルモード、ノーマ
ルモードのモード切りかえを指示するフラグＩＮＩ
を発生する。３−４は比較レジスタ部（以下
ＣＤＲと称す）であり、前記演算シーケンスで示
したレジスタＣＤＲ８チヤンネル分とマスタクロツ
クを順次分周して得た10ビツトの分周信号とを比
較し、８チヤンネル分のノートクロツクと計算要
求フラグＣＬＲＱを発生する。３−５はランダムア
クセスメモリ部（以下メモリと称す）で、楽音発
生部２−５で行なわれる種々の演算結果を記憶す
る。３−６はフルアダー部（以下ＦＡと称す）で
あり、各種データの加算を行なう16ビツトのフル
アダーを内蔵している。３−７は乗算部（以下
ＭＰＬＹと称す）であり、{２の補数の12bit}×{絶
対値10bit}の演算を行なう乗算器を有している。
３−８はデジタルアナログコンバータ（以下
ＤＡＣと称す）であり、ＭＰＬＹ３−７より出力さ
れるデジタルの楽音データをアナログの楽音デー
タに変換する。３−９はアナログバツフアメモリ
部（以下ＡＢＭと称す）で、ＤＡＣ３−８よりマシ
ンサイクル周期で発生される楽音データをＣＤＲ
３−４により発生されるノートクロツクによる音
程周期への変換を行なう。ＡＢＭ３−９の機能及
び構成は特願昭57−231482に示されているアナロ
グバツフアメモリと同様のものである。３−１０
は入出力回路部（以下Ｉ／０と称す）であり、デ
ータバンク２−６へアドレス信号を送出し、その
アドレス信号に対応した波形データ、エンベロー
プデータの読み出しを行ない、必要に応じて読み
出したデータのデータ変換を行なう。３−１１は
マトリツクススイツチ部（以下ＭＳＷと称す）で
あり、ＵＣＩＦ3−3、ＣＤＲ3−4、メモリ3−5
に接続された横方向のバスライン（ＨＡ、ＨＢ、
ＨＣ、ＨＤ、ＨＥ、ＨＬの各バス）とＦＡ３−６、
ＭＰＬＹ３−７、Ｉ／03−１０へ接続されている
縦方向のバスライン（Ａ、Ｂ、Ｃ、Ｄ、Ｌの各バ
ス）とを、ＳＱ信号に応じて接続する回路である。
これらの回路により第５表及び第６表に示す演算
シーケンスを実行するものである。 次に個々のブロツクについて説明する。 第４図は第３図におけるＳＥＱ３−２の詳細図
である。４−１はカウンタであり、マスタクロツ
クを分周し、第２図Ｃに示す種々のタイミング信
号を発生する。ＴＳは第２図Ｃにおけるタイムス
ロツトを表わす信号であり、ＣＨＣはチヤンネル
コードであり第２図Ｃにおけるチヤンネルの番号
を表わす信号である。ＥＶは演算シーケンスにお
けるＯＤＤ、ＥＶＥＮを表わす信号でありEV＝0は
ＯＤＤ、ＥＶ＝１はＥＶＥＮを意味する。４−２は
ＳＱＲＯＭ(シーケンスＲＯＭ)である。ＳＱＲＯＭ4
−２のアドレス入力にはタイムスロツトを表わす
信号ＴＳとフラグＩＮＩが入力されており、これら
の入力に基づいて各々のタイムスロツトにおける
各種制御命令を発生している。４−３は論理ゲー
トであり、ＳＱＲＯＭ４−２による出力を各種フラ
グ及び計算要求フラグＣＬＲＱ等で更に制御して、
ＳＱ信号（演算情報、効果ＳＷ１−３等の指示に従
つて、各機能ブロツクが各タイムスロツト毎にど
のように動作すべきかを指示する信号；図中では
ＳＱと略記）を発生する。 第５図はＵＣＩＦ３−３の詳細図である。第５図
において、５−１はラツチであり、第２図Ａにお
けるマイコン２−４より与えられるＡ／Ｄ０〜７
をＡＬＥによりラツチする。Ａ／Ｄ０〜７とＡＬＥの
関係は第２図Ｂに示すとおりであるので、ラツチ
５−１には第１表に示すところのアドレスがラツ
チされる。５−２はラツチであり、マイコン２−
４より与えられるＡ／Ｄ０〜７をによりラツ
チする。Ａ／Ｄ０〜７との関係は第２図Ｂに
示すとおりであるのでラツチ５−２には第１表に
示すところのデータがラツチされる。５−３はラ
ツチであり、によつて制御されラツチ５−１
の出力をラツチする。このようにアドレスを２段
でラツチするのは、ＡＬＥがが無関係に周期的
に“１”になるからであり、このようにアドレス
を２段でラツチすることによりによる新たな
データの書き込みを行なうまでラツチ５−３、ラ
ツチ５−２にはそれぞれアドレス及びデータが格
納されることになる。５−４は１ワード８ビツト
のＲＡＭであり、Ａはアドレス入力、ＯＥは出力
制御端子でありデータ端子ＤはＨＥバスに接続さ
れている。ここでＯＥ＝１となるとＡ入力で与え
られたアドレスのデータをＤ端子より出力する。
またＷＥは書き込み制御端子で、ＷＥ＝１時にＤ
端子に与えられているデータをＡ入力で与えられ
たアドレスに書き込む。ＯＥ、ＷＥはＳＱ信号によ
り制御されている。ＲＡＭ５−４には第１表にて
示した各種データ(ＮＯＤ、ＰＤＤ、ＲＬＤ・
VOL・ＤＭＰ・SOL、ＴＡＢ・ＰＥ、ＶＬＤ)及びコ
ントロールデータＣＯＮＴ（データバンクより書込
む。詳細後述）、ピツチデータレジスタのデータ
ＰＤＲがそれぞれ８チヤンネル分格納されている。
５−５はセレクタであり、マイコン２−４の指定
するアドレスと、ＳＱ信号で指定するアドレスを、
別のＳＱ信号を用いて選択出力し、ＲＡＭ５−４の
Ａ入力に与えるものである。５−６は信号処理器
であり、ＨＥバスに接続され、バス上のデータを
取り込み各種フラグ信号を発生する。また、マイ
コン２−４より送出されたリリースデータＲＬＤ４
ビツトに応じた16とおりのリリース用エンベロー
プデータを発生してＨＥバスに送出する。５−７
はゲートであり、ＳＱ信号に応じてラツチ５−２
の出力を、つまりマイコン２−４からのデータを
ＨＥバス上に送出する。 次にＵＣＩＦ３−３の動作を説明する。 第１表に示すようなデータが第２図Ｂに示すタ
イミングでマイコン２−４より与えらたとし、仮
にアドレスが05₁₆、データが89₁₆即ちチヤンネル
５にＦ＃１の押鍵を指示したとすると、先ず
ＡＬＥ信号によりラツチ５−１にアドレスがラツ
チされ、次いで信号によりラツチ５−２にデ
ータがラツチされると同時に、ラツチ５−３にア
ドレスがラツチされる。次いで所定のタイミング
でセレクタ５−５がラツチ５−３の出力をセレク
トし、同時にゲート５−７が開きＲＡＭ５−４の
ＷＥに書き込み信号が与えられる。この書き込み
信号によりＨＥバスにはラツチ５−２にラツチさ
れたデータ即ちマイコン２−４が書き込もうとし
たデータ即ち89₁₆が与えられ、ＲＡＭ５−４のＡ
入力にはラツチ５−３の出力である05₁₆が与えら
れるので、ＲＡＭ５−４のアドレス05₁₆番地に
89₁₆というデータが書き込まれる。このようにし
て第１表に示した各種データがＲＡＭ５−４に書
き込まれる。第１表に示すとおり、ＲＡＭ５−４
にはＶＯＬフラグ、ＰＥフラグ党のフラグ類が書き
込まれているが、これらのフラグ類はＨＥバスを
介して信号処理部５−６へ送出し、ここで一旦ラ
ツチした後使用している。 第６図はＣＤＲ３−４の詳細図である。６−１
はマスタクロツクを入力とした10ビツトの分周器
である。６−２は比較器付ＲＡＭ（以下ＣＤＲＡＭ
と称す。）であり、１ワード13ビツトで８ワード
を有する。各ワードのうち上位10ビツトには比較
器が設けてあり、端子Ｔより入力される分周器６
−１による分周データとの比較が行なわれ、10ビ
ツトすべてが一致する端子Ｃより一致パルスが出
力され。ＯＥ、ＷＥ、Ａ、Ｄの機能は前述のＲＡＭ
５−４と同じである。６−３はデコーダであり、
Ａ入力、ＥＮ入力とＤ出力の関係は第８表に示す
とおりである。

【表】 ６−４〜６−１１はＲＳラツチであり、Ｓ入力
に正のパルスが加わるとＱ出力が“１”に、Ｒ入
力に正のパルスが加わるとＱ出力が“０”にな
る。ＲＳラツチ６−４はチヤンネル０、ＲＳラツチ
６−５はチヤンネル１、…の一致パルスがＳに与
えられる。６−１２はセレクタであり、Ａ入力に
与えられた８信号からチヤンネルコードＣＨＣ３ビ
ツトによりそのうちのＩ信号を選択してＤより出
力する。６−１３はラツチであり、ＳＱ信号に従
つてＭＰ×６−１２の出力をラツチする。６−１
４はＡＮＤゲートである。 次に第６図に示すＣＤＲ３−４の動作について
説明する。分周器６−１がマスタクロクを分周し
て10ビツトの分周出力をＣＤＲＡＭの６−２のＴ
入力へ与える。ＣＤＲＡＭ６−２の各ワードには
任意の値が入つているが、これらの値の上位10ビ
ツトが分周器６−１の出力値と一致するごとに一
致パルスをＣ端子より出力する。ＣＤＲＡＭ６−
２のＡ入力にはＣＨＣ即ちチヤンネルを表わす信
号が入力してあるので、各ワードはそれぞれのチ
ヤンネルに対応しているので、チヤンネルごとに
一致パルスを発生する。この一致パルスはそれぞ
れをＲＳラツチ６−４〜６−１１へ入力されてい
るので、一致パルスが発生したチヤンネルに対応
するＲＳラツチのＱ出力が“１”にセツトされる。
ＲＳラツチ６−４〜６−１１のＱ出力のうちの１
つがチヤンネルコードＣＨＣに応じてセレクタ６
−１２により順次選択されラツチ６−１３にラツ
チされる。ラツチ６−１３の出力はＡＮＤゲート
６−１４に与えられているので、現在セレクタ６
−１２が選択しているＲＳラツチのＱ出力が“１”
ならば、ＡＮＤゲート６−１４に加えられたＳＱ信
号によつてデコーダ６−３のＤ出力の該当チヤン
ネルが“１”になり上記のＲＳラツチのＱ出力は
“０”にリセツトされる。 第７図はメモリ３−５の詳細図である。第７図
において、７−１〜７−４はＲＡＭであり、ＯＥ、
ＷＥ、Ａ、Ｄの各機能は前述のＲＡＭ５−４と同
じである。ここで、ＲＡＭ７−１にはＷＡＲ、
EAR1、ΔZ1、ΔE1、WE1、EAR2、EAR2、ΔZ2、ΔE2
の各レジスタが、ＲＡＭ７−２にはＷＲ2、ＺＲ1、
ΔＴ1、ＦＲ、ΔＷＡＲ、ＺＲ2、ΔＴ2の各レジスタ
が、ＲＡＭ7−3にはＥＲ1、ＴＲ1、ＤIＦ1、ＷＲ1、
ER2、TR2、ＳＴＷ、ＴＡＢ'、ＨＡＤの各レジスタ
が、ＲＡＭ7−4にはＮＯＤ'、WE2、ＶＬＤ'の各レ
ジスタがそれぞれ８チヤンネル分格納されてい
る。なお、NOD′、TAB′、VLD′は前述のＲＡＭ
５−４におけるＮＯＤ、ＴＡＢ、ＶＬＤのデータを
書きこんだものである。 ７−５は１ワード10ビツト13ワードのＲＯＭで
あり、第５表、第６表で示した演算シーケンスに
おけるノート係数ＣＮが記憶されている。ここで
Ｑは出力、Ａはアドレス入力、ＯＥは出力制御端
子であり、ＯＥ＝１でＱにＲＯＭの内容が出力さ
れ、ＯＥ＝０の時はＱ＝ハイ・インピーダンスで
ある。ノート係数ＣＮの値は第７表に示すとおり
である。

【表】 なお、ＲＯＭ７−５の10ビツトの出力はＨＤバ
スの下位10ビツトに接続されている。７−６は信
号処理器であり、ＲＡＭ７−４に格納された
ＮＯＤ′よりND(ノートデータ)とOCR（オクター
ブデータ）を読み出しこれらのデータおよびＰＥ
フラグに基づいてピツチデチユーンデータＰＥＤ
を発生する回路、ならびにレジスタＷＥ２のデー
タを読み出してデコードするデコード回路が備え
てある。 第８図はＦＡ３−６の詳細図である。第８図に
おいて、８−１〜８−８はラツチであり、ＳＥＱ
3−2が発生する１、３の信号で動作している。
８−９は加算器であり、Ａ入力に与えられた値と
Ｂ入力に与えられた値（共に16ビツト）とキヤリ
ー入力Ｃ_iに与えられた値の加算を入ない、Ｃおよ
びＣ_oより出力する。Ｃ_oは演算の結果生じるキヤリ
ー出である。８−１０，８−１１はビツト処理回
路であり、ラツチ８−１、ラツチ８−２による出
力のビツト操作を行なう回路である。 ８−１２は論理ゲートであり、ＳＱ信号に応じ
てラツチ８−６の出力を強制的に“１”または
“０”にする或はそのまま出力するといつた動作
を行なう。８−１３はＲＡＭであり、そのサイズ
は１ワード９ビツトで12ワードのものである。
Ａ、Ｄ、ＷＥ、ＯＥの各機能は前述のＲＡＭ５−４
と同じである。Ｄ出力９ビツトはＣバスの下位９
ビツトに接続されている。ＲＡＭ８−１３は位相
合わせ（後述）用のもので、12音のノートの個々
の波形データ読出用アドレス（ＷＡＲ）の位相管
理を行う。 第９図ＡはＭＰＬＹ３−７の詳細図である。第
９図Ａにおいて９−１〜９−９はラツチである。
ここでラツチ９−３にはＬバスのビツト０〜ビツ
ト９が、ラツチ９−５にはＬバスのビツト９〜ビ
ツト12が接続され９−１０はエンコーダである。
入出力の関係は第９表に示すとおりである。

【表】 ９−１１はシフタであり、Ｉから入力される16
ビツトの信号をＣに入力した制御信号に従つてシ
フトしＯより出力する。シフトの内容は第10表に
示すとおりである。

【表】 ９−１２はビツト処理回路でありＳＱ信号に応
じてラツチ９−３が出力する信号のビツト処理を
行なう。９−１３はデコーダであり入力Ａと出力
Ｄとの関係は第11表に示すとおりである。

【表】 ９−１４はセレクタであり、Ｃに入力されてい
るＳＱ信号に応じてＣ＝１ならばＡ、Ｃ＝０なら
ばＢに入力されている16本の信号を選択してＹよ
り出力する。なお、Ａ入力の下位11ビツトは
ＧＮＤ（接地電位）に接続されている（即ち“０”
が与えられている。）９−１５はシフタでＩから
入力される14ビツトの信号をＣに入力された制御
信号に従つてシフトしＯより出力する。シフトの
内容は第12表に示すとおりである。

【表】 ９−１６は乗算器であり、Ａ入力が２の補数表
示による12ビツト、Ｂ入力が絶対値の10ビツトで
出力が２の補数表示による14ビツトである。通常
12ビツト×10ビツトの演算を行なうと22ビツトの
結果が得られるが、無論乗算器９−１６の出力14
ビツトは22ビツトのうちの上位14ビツトである。
故に、乗算器９−１６における入出力の関係は、
次式のとおりになる。 Ｃ＝Ａ×Ｂ／２５６ なお、ＭＰＬＹ３−７における乗算器９−１６
は、回路をより簡略化するために以下の手法を用
いている。 通常乗算器を構成する際に、２の補数値12ビツ
ト×絶対値10ビツトの乗算器は116個の加算器セ
ルにより22ビツトの正確な演算結果が得られる。
しかし、本システムにおいては本来得られる22ビ
ツトのうちの上位14ビツトのみを使用する。即ち
下位８ビツトの出力は使用しないので、本実施例
では加算器セル省略による演算誤差が上位14ビツ
トのＬＳＢに影響しない下位７ビツト演算用の加
算器セルを全部省略している。そこで、本乗算器
９−１６では、下位ビツト演算用の加算器セル２
８セルを省略し第９図Ｂに示すような構成になつ
ている。第９図Ｂにおいて、破線内は同様のセル
を略記した。また、各ブロツクはすべて全加算器
であり、入力がＡ、Ｂ、Ｃ_i(キヤリー入力)、出力
が和ＳおよびキヤリーＣ_oである。 第１０図はＩ／０３−１０の詳細図である。第
１０図において、１０−１〜１０−８はラツチで
ある。ここで、ラツチ１０−３はセツト付のラツ
チでラツチの入力はＤバスのビツト７〜ビツト９
に接続されている。１０−９はシフタセレクタ
で、Ｃ入力によりＡ入力とＢ入力のきりかえ及び
Ａ入力の１ビツトシフトを行なう。１０−１０は
ビツト処理回路であり、ＳＱ信号に応じて下位３
ビツトを強制的に“１”あるいは“０”にする回
路である。１０−１１はデコーダであり、入力Ｉ
と出力Ｄの関係は第13表に示すとおりである。

【表】 デコーダ１０−１１のＩ入力にはラツチ１０−
７の出力のビツト12〜ビツト15が与えられてい
る。１０−１２はセレクタであり、Ｃ入力に応じ
てＡまたはＢに与えられている信号のいずれかを
選択してＹより出力する。１０−１３はシフタで
あり、制御端子Ｃの入力に応じてＩからの入力を
シフトしてＯより出力する。１０−１４はノイズ
回路であり、ノイズフラグＮＡに応じて入力デー
タにノイズを混入する。 第１１図はＭＳＷ３−１１の詳細図である。円
で囲つた部分がスイツチであり、各スイツチの構
成は第１図Ｂ〜Ｋにて示したものと同様のもので
ある。このＭＳＷ３−１１においても第１図Ａに
示した場合と同様高速化のためにデータ転送の直
前にすべてのバスラインに各タイムスロツト毎に
１の信号によつれプリチヤージを行なつた後デ
ータの転送を行なつている。第１図Ｃ〜Ｋに示す
スイツチをＭＳＷ３−１１に用途に応じて配して
選択的に開閉することにより、任意のバスから他
の任意のバスへのデータ転送が必要なビツト処理
を含めて可能となる。例えば、ＨＡバスからＡバ
スへ、ＨＢバスからＢバスへ、ＣバスからＨＣバ
スへ同時にデータを転送したい時にはＳＷ１，
ＳＷ７，ＳＷ１３を同時にオンすればよい。また、
ＣバスのデータをＬバスとＤバスに転送したい時
にはＳＷ２８，ＳＷ２９，ＳＷ３０をオンすればＣ
バス→ＨＬバス→ＬバスおよびＤバスの経路でのデ
ータが転送される。 なお、ＭＳＷ３−１１において、データの転送
は第１図Ｌに示すタイミングで行なわれている。
即ち、１＝１の区間で縦方向、横方向のバスラ
インのプリチヤージを行ない、１の立ち下りよ
り３の立ち下りまでの区間でデータの転送を行
ない、３の立ち下りでラツチする。ここで、３
の立ち下りから３の立ち上りまでの区間はラツ
チ動作を安定に行なうための余裕である。 次にデータバンク２−６について説明する。デ
ータバンク２−６には４種類のデータが格納され
ている。それは、(1)ヘツダアドレスデータ、(2)ヘ
ツダデータ、(3)波形データ、(4)エンベロープデー
タである。ここで、ヘツダアドレスデータはヘツ
ダデータがどのアドレスに格納してあるかを示す
８ビツトのデータであり、ヘツダデータは波形デ
ータ、エンベロープデータの格納してあるアドレ
スおよびそれらの属性を表わした８バイトのデー
タである。次に上記４種類のデータを更に詳しく
説明する。 (1) ヘツダアドレスデータ（ＨＡＤ） このデータは各タブレツト、各オクターブ、
各３鍵ごとに割り当てられたノートデータをア
ドレスとしてヘツダデータのアドレスを示すデ
ータである。ヘツダアドレスデータの格納場所
は第14表に示すとおりであり、ビツト９〜ビツ
ト５にタブレツトデータＴＡＢ、ビツト４〜ビ
ツト２にオクターブデータＯＣＴ、ビツト１〜
ビツト０にノートデータＮＤの上位２ビツト、
残りのビツトにはすべて“１”が入つている。

【表】 ここでＴＡＢ、ＯＣＴ、ＮＤで構成される10ビツ
トをＷＴＤと呼び、その各々は第１表に示した
ものであることは言うまでもない。ヘツダアド
レスデータによるヘツダデータのアドレスは第
15表のように示され、ビツト10〜ビツト３にヘ
ツダアドレスデータが入り、上位ビツトはすべ
て１である。また、下位３ビツトには000〜111
のデータを入れる。 (2) ヘツダデータ（ＨＤ） ヘツダデータは第15表に示されるアドレスに
格納されている１ワード８ビツトで８ワードの
データであり、８ワードの各内容は第16表に示
すとおりである。

【表】

【表】 第16表において、ＣＯＮＴはコントロールデー
タであり、このヘツダデータにて示される波形
データ、エンベロープデータの属性を表わす。
Ｅ１′は２種類あるエンベロープデータのうち
の一方である。他方のエンベロープデータＥ
２′のスタートアドレスはSTE＋ΔSTEで与え
られる。Ｗ１，Ｗ２は２種類ある波形データで
あり、Ｗ１のスタートアドレスはＳＴＷ＋
ΔＳＴＷで与えられる。 なおＣＯＮＴは第17表に示すとおりの構成に
なつており、その意味するところは次のとおり
である。

【表】 Ｐ／Ｏ：このヘツダデータによる楽音がピアノ
型エンベロープの有するかオルガン型エンベ
ロープを有するかを示すフラグであり、Ｐ／
Ｏ＝１ならばピアノ型であることを意味す
る。 ＯＲＧ：当該の楽音データが本来どの音域に属
していたかを示す３ビツトの情報であり、
ＯＲＧと音域の対応は第18表に示すとおりで
ある。

【表】 故に波形データが実際に一周期分として有する
サンプル数がいくつかであるかを示す情報でも
ある。 Ｗ８：波形データが12ビツト精度であるか８ビ
ツト精度であるかを示す。Ｗ８＝１ならば８
ビツト精度である。Ｗ８＝１時には波形デー
タの下位に４ビツトの“０”が追加され、波
形の振幅レベルは保たれるようになつてい
る。 ＰＣＭ：ＰＣＭ＝１で波形データＷ１の立ち上り
部がＰＣＭであることを示す。 ＮＡ：ノイズ信号を楽音信号に重畳する場合に
使用する２ビツトの信号である。 （３） 波形データ（Ｗ１，Ｗ２） 前述のように、音楽発生部２−５においては
波形データとして12ビツトのものと８ビツトの
ものと２種類を使いわけている。ここで市販さ
れているＲＯＭについて考えとそのほとんどが
１ワード８ビツトあるいはそれ以下のものであ
り、１ワード12ビツトのものは希である。そこ
で本発明においては次のように波形をＲＯＭに
格納している。すなわち８ビツトの場合には、
ＳＴＷおよびΔＳＴＷによつて定まるアドレスよ
り順次１ワードずつ格納しているが、１ワード
12ビツトの波形データの場合は第１２図に示す
とおり、上位８ビツトはＳＴＷ＋ΔＳＴＷによつ
て示されるアドレスから順次格納しているが、
下位４ビツトはＳＴＷ＋ΔＳＴＷの値を１ビツト
右シフトしてＭＳＢに１を入れたアドレスより
下位４ビツト上位４ビツトに２ワード分ずつ順
次格納してある。例えば、仮にアドレス0444₁₆
にある波形データの上位８ビツトの下位４ビツ
トの場所は、アドレス1222₁₆の上位４ビツトと
いうことになり、アドレス0445₁₆についてはア
ドレス1222₁₆の下位４ビツトということにな
る。 (4) エンベロープデータ（Ｅ１′，Ｅ２′） エンベロープデータは16ビツトで１ワードを
構成し、そのデータフオーマツトは第19表に示
すとおりである。

【表】 ΔＴはエンベロープアドレスの更新間隔を決め
るデータである。Ｓはエンベロープの傾き（増
加または減少）を示すフラグである。Ｚはエン
ベロープの傾きの大小を示すフラグであり、
ＤＡＴＡはその大きさである。第19表に示すデ
ータが第16表に示すＳＴＥ、ΔＳＴＥによつて定め
られたアドレスに従つてデータバンクに格納さ
れている。 以上のようにデータバンクが構成されているの
で、となり合つた３鍵ごとに音色の変化を与える
ことができる一方、逆に同一オクターブ内にては
同じヘツダアドレスデータを有するようにすれば
波形データ、エンベロープデータ、ヘツダデータ
を増すことなく同じ音色の楽音が得られる。ま
た、各ヘツダデータにおいて任意の波形データ、
エンベロープデータが指定できるので、少ない波
形データおよびエンベロープデータであつてもそ
の組み合わせ方が様々な楽音を発生することも可
能である。 次に楽音発生部２−５における押鍵時のイニシ
ヤル処理、ノートクロツクの発生方法、エンベロ
ープ発生方法、波形の発生方法について述べる。 (1) イニシヤル処理 イニシヤル処理においては、押鍵により楽音
が発生される際の各種レジスタの初期設定が行
なわれる。押鍵により演算シーケンスはイニシ
ヤルモードのロングシーケンスより開始される
ので、加算部において、タイムスロツト１３で
ＰＤＲが初期設定あれる。この演算を更に詳し
く述べると、第５図ＲＡＭ５−４よりＰＤＤが読
み出されてＨＥバスにデータが乗る。同時に第
７図信号処理器７−６よりＨＤバスに対して
ＰＥＤが与えられ、第１１図においてＳＷ２１と
ＳＷ１７がオンしてＰＤＤがＡバス、ＰＥＤがＢバ
スに乗る。このデータが第８図に示すところの
ＦＡ３−６にて加算されてＣバスに演算結果が
乗る。この演算結果がＳＷ２３を介してＨＥバ
スに乗り、ＲＡＭ５−４にあるレジスタＰＤＲに
格納される。なお、この演算において、ＰＤＤ、
ＰＥＤをＦＡ3−6への転送は実際にＰＤＤ＋ＰＥＤ
の演算が行なわれるタイムスロツトの１タイム
スロツト前に、また演算結果のＰＤＲへの格納
はＰＤＤ＋ＰＥＤ演算が行なわれる１タイムスロ
ツト後に行なわれる。以下加算演算については
すべて同様である。次いで、タイムスロツト１
５〜18にてＴＲ１，ＴＲ２，ＺＲ１，ＺＲ２に０
が書き込まれる。この動作は、ＴＲ１に０を書
き込む場合について述べると、タイムスロツト
１５にて第１１図のＭＳＥ３−１１において
ＳＷ３３およびＳＷ１３がオンする。ＳＷ３３は
第１図Ｉのような構成になつており、Ｃバスに
０が与えられる。同時にＳＷ１３がオンしてい
るので、ＣバスのデータがＨＣバスに与えら
れ、第７図に示すＲＡＭ７−３におけるレジス
タＴＲ１に０が書き込まれる。 一方データバンク読み出し部においては、次
のような動作をする。以下第１０図を中心に説
明する。ＴＡＢ、ＮＤ、ＯＣＴで構成されたＷＴＤ
によつてヘツダアドレスデータＨＡＤが読み出
される。なお、このイニシヤル処理を行なうイ
ニシヤルモードにおいては、ラツチ１０−３は
ＳＱ信号により111にセツトされている。このデ
ータはＩ／Ｏ２−１０におけるシフタ１０−１
３によつて第15表に示されるフオーマツトにデ
ータが変換されＤバス、ＳＷ１５、ＨＣバスを
介してＲＡＭ７−３のレジスタＨＡＤに格納さ
れる。この動作と同時に、データバンク２−６
より読み出されたヘツダアドレスデータＨＡＤ
は、ラツチ１０−８、ラツチ１０−６で次々と
ラツチされ、シフタセレクタ１０−９にて第15
表に示すとおりのフオーマツトにデータが変換
されてラツチ１０−４にラツチされる。ラツチ
１０−４の出力に対し、先ずビツト処理回路１
０−１０で下位３ビツトに対して000が与えら
れてコントロールデータＣＯＮＴがデータバン
ク２−６より読み出されラツチ１０−８を介し
てラツチ１０−７の上位８ビツトにラツチされ
る。コントロールデータＣＯＮＴはセレクタ１
０−１２、シフタ１０−１３、ノイズ回路１０
−１４、ラツチ１０−２を介し、Ｄバスより
ＲＡＭ５−４のレジスタＣＯＮＴに格納される。
一方、ラツチ１０−７の上位４ビツトはデコー
ダ１０−１１に接続されているので第14方に示
す真理値表に従つて16ビツトのデータが得られ
る。但し、この時にデコーダ１０−１１のＣ入
力は“１”となつている。セレクタ１０−１２
がこのデコーダ出力をセレクトし、シフタ１０
−１３が６ビツト右シフトして出力する。ここ
で、このシフタ１０−１３の出力について考え
ると、ラツチ１０−７よりデコーダ１０−１１
へ入力されているデータはＰ／ＯおよびＯＲＧ３
ビツトである。今デコーダ１０−１１のＣ入力
は“１”であるので、デコーダ１０−１１の出
力はＯＲＧ３ビツトのみによつて定まる。故にデ
コーダ１０−１１の出力をシフタ１０−１３で
６ビツト右シフトした値は第18表に示した値と
なる。この値がノイズ回路１０−１４、ラツチ
１０−２を介してＤバスに与えられ、ＭＳＷ３
−１１においてＳＷ１５を介してＲＡＭ７−３
のレジスタＤＩＦ１に格納される。 次にラツチ１０−４の出力に対し、ビツト処
理回路１０−１０が下位３ビツトに対し、001、
次いで010を与え、ヘツダデータをＳＴＥの上
位、下位の各８ビツトを読み出す。このＳＴＥ
の値がセレクタ１０−１２、シフタ１０−１
３、ノイズ回路１０−１４、ラツチ１０−２を
介してＤバスに与えられ、ＭＳＷ３−１１にお
いてＳＷ５を介してＲＡＭ７−１のレジスタ
ＥＡＲ１へ格納される。 次にシヨートシーケンスに入る。シヨートシ
ーケンスは２回実行される。タイムスロツト１
でＰＤＲとJDが加算されるが、ここでJDは定数
であり、ＭＳＷ３−１１においてＳＷ３２をオ
ンすることにより得られる。ＳＷ３２は第１図
Ｊに示すような構成になつており、ＪＤ＝45B₁₆
となつている。この加算結果に対してノート係
数ＣＮを掛け合わせてＦＲを得る。この一連の演
算を詳しく述べると、ＰＤＲ＋ＪＤがタイムスロ
ツト１で演算され、その結果が前述のとおりタ
イムスロツト２にてＣバスに与えられる。ここ
でＭＳＷ３−１１においてＳＷ２８，ＳＷ２９が
オンし、Ｃバス→ＨＬバス→Ｌバスの順でデー
タが転送され、第９図ＡにおけるＭＰＬＹ３−
７のラツチ９−１にラツチされる。次のタイム
スロツト３において、第７図のＲＯＭ７−５よ
りノートデータＮＤに応じたＣＮの値が読み出
され、ＨＤバスに与えられる。この値がＭＳＷ
３−１１におけるＳＷ１９を介してＬバスに与
えられ、ＭＰＬＹ３−７のラツチ９３にラツチ
される。ラツチ９−１の出力はシフタ９−１１
を介してラツチ９−２へ、ラツチ９−３の出力
はビツト処理回路を介してラツチ９−４へ送ら
れラツチされる。故にラツチ９−２にはＰＤＲ
＋ＪＤの値が、ラツチ９−４にはＣＮの値がラツ
チされている。次いで乗算器９−１６が
(ＰＤＲ＋ＪＤ)とＣＮの積を算出し、シフタ９−
１５を介してラツチ９−８へ送出されラツチさ
れる。なお、これらの一連の動作において、シ
フタ９−１１、ビツト処理回路９−１２、シフ
タ９−１５はデータをスルーさせるように動作
する。すなわちエンコーダ９−１０のＣ入力に
は“１”が与えられている。ラツチ９−８の値
がＬバスよりＭＳＷ３−１１のＳＷ９を介して
ＲＡＭ７−２のレジスタＦＲに格納される。次
に、タイムスロツト２において、ＯＲＧ＋ＯＣＴ
＋１が演算される。この演算において、＋１の
動作は第８図のＦＡ３−６における論理ゲート
８−１２によつて行なわれる。すなわち該当の
タイムスロツトで論理ゲート８−１２が強制的
に“１”を出力すればラツチ８−５が“１”を
ラツチし、加算器のＣ_i入力に“１”を与えるも
のである。この演算の意味するところは次のと
おりである。すなわち、ＯＲＧは波形データが
本来どの音域に属するかを示す値（これを仮に
Ｎとする）をオクターブデータのＯＣＴの逆論理
をとつた形で示すものである。ＯＣＴとＯＲＧ
と、波形サンプル数の関係を第18表と第22表に
示す。故にＯＲＧ＋１は−Ｎを表わすことにな
る。つまり、 ＯＲＧ＋ＯＣＴ＋１＝ＯＣＴ−Ｎ ということであり、これは、現在発生しようと
している楽音信号の音域と実際に使用しゆうと
している波形データの本来の音域との差すなわ
ちオクターブシフトの量を示す値である。つま
り、原波形を何オクターブ高い音域の音として
読出すかを示す。この値は一旦ＲＡＭ７−４の
レジスタＷＥ２に格納され、次いで、信号処理
器７−６でデコードされてＲＡＭ７−２のレジ
スタΔＷＡＲに格納される。ＯＲＧ＋ＯＣＴ＋1の
値に対するΔＷＡＲの値は第20表に示すとおり
である。

【表】 以下、タイムスロツト４でＥＡＲ２、同６，
８，９，１０でＷＲ１，ＥＲ１，ＷＥ２，ＷＥ
１，ＷＲ２の各レジスタの初期設定を行なって
いる。 一方データバンク読み出し部においては、前
述のロングシーケンスでＲＡＭ７−３に格納し
たヘツダアドレスデータＨＡＤを読み出し、Ｄ
バス→ラツチ１０−１→シフタセレクタ１０−
９を介してラツチ１０−４にラツチし、ビツト
処理回路１０−１０で下位３ビツトに011を入
力してデータバンクよりヘツダデータのΔSTE
を読み出す。この値はラツチ１０−７→セレク
タ１０−１２→シフタ１０−１３→ノイズ回路
１０−１４→ラツチ１０−２を介してＤバスへ
与えられ、ＭＳＷ３−１１においてＳＷ２６，
ＳＷ３０を介してＡバスへ入力されてＦＡ２−
６にてＥＡＲ１と加算される。次いでＲＡＭ７−
1のレジスタＥＡＲ1に格納してあるＳＴＥ(エン
ベロープデータＥ₁′のスタートアドレス）が読
み出され、Ｄバス→ラツチ１０−１→シフタセ
レクタ１０−９を介してラツチ１０−４にラツ
チされる。ラツチ１０−４の出力はビツト処理
回路１０−１０によつてＬＳＢに０次いで１が
入力されて、第19表に示されているとおりの２
バイトのエンベロープデータを読み出す。この
値16ビツトがラツチ１０−７にラツチされる。
ラツチ１０−７の出力に従つて、初回のシヨー
とシーケンスでΔT1、ΔE1、ΔZ1、２回目のシ
ヨートシーケンスでΔT2、ΔE2、ΔZ2の値を発
生する。まず、デコーダ１０−１１にはラツチ
１０−７の上位４ビツトが入力されているが、
ラツチ１０−７の上位４ビツトには第19表に示
すところのΔＴの値が入つている。故にデコー
ダ１０−１１はΔＴを第13表に従つてデコード
し、セレクタ１０−１２へ出力する。セレクタ
１０−１２においては、この時Ｃ＝１となつて
Ｂ入力を選択しシフタ１０−１３へ出力する。
このセレクタ１０−１２出力はシフタ１０−１
３、ノイズ回路１０−１４においては何らビツ
ト操作が行なわれることなくラツチ１０−２を
介してＤバスに与えられ、ＭＳＷ３−１１にお
いてＳＷ10、ＨＢバスを介してＲＡＭ７−２の
レジスタΔＴ１に格納される。ΔＥ１、ΔＺ１、
ΔＥ2、ΔＺ2は、第19表に示されるところのＺ、
１Ｓ、ＤＡＴＡに応じてシフタ10−13にてビ
ツト操作が行なわれて各レジスタへ格納され
る。どのようなビツト操作が行なわれるかにつ
いては第１３図に示すとおりである。第19表に
おけるＺの値に応じて、データフオーマツトが
異なることを示している。 次に、データバンク2−6よりΔＳＴＥを読み
出す時と同様にＲＡＭ７−３よりレジスタ
ＨＡＤの値を読み出してラツチ１０−４にラツ
チし、ビツト処理回路１０−１０にてヘツダア
ドレスデータＨＡＤの下位３ビツトに対し初回
のイニシヤルモードでは100、次いで101、２回
目のイニシヤルモードでは110、次いで111を与
えることによりデータバンク１−６よりＳＴＷ、
ΔＳＴＷを読み出し、ＳＴＷをＲＡＭ7−3のレ
ジスタＳＴＷ、ΔＳＴＷをＲＡＭ7−1のレジス
タＷＡＲに格納する。 以上により、すべてのレジスタの初期設定が
完了する。 (2) ノートクロツクの発生方法 先ず楽音発生部２−５で用いているノートク
ロツク発生法の原理について第１４図とともに
説明する。第１４図において、１４−１は分周
器であり、端子ＣＫに入力されているマスタク
ロツクを分周し、10ビツトの分周出力をＱより
出力する。１４−２は比較器で、Ａ入力および
Ｂ入力の比較を行ない、Ａ＝Ｂとなつた時にＱ
より“１”を出力する。１４−３はフリツプフ
ロツプであり、ＣＫ入力の立上りでＤ入力に与
えられた信号をとり込みＱより出力する。１４
−４は加算器であり、Ａ入力とＢ入力の和をＣ
より出力する。１４−５は加算器１４−４のＢ
入力に対して定数Ｍを入力する定数回路であ
る。１４−６はＲＳラツチであり、Ｓ入力に正
のパルスが入るとＱ＝１となり、Ｒ入力に正の
パルスが入るとＱ＝０となる。１４−７はデイ
レイ回路であり、入力信号を遅延させて出力す
る。１４−８はＡＮＤゲートである。 次に第１４図の動作を説明する。まず、ＲＳ
ラツチ１４−６のＱ出力が“０”であるとする
と、ＡＮＤゲート１４−８の出力は常時“０”
であるのでフリツプフロツプ１４−３のＱ出力
は一定である。一方分周器はマスタクロツクの
分周により、000₁₆より3FF₁₆をくり返す10ビツ
トのＱを出力する。仮にフリツプフロツプ３−
３の出力がＮであつたとすると、当然000₁₆≦
Ｎ≦3FF₁₆であるので必ずいつか分周器１４−
１のＱ出力＝Ｎとなる瞬間が存在し、この時は
比較器１４−２のＱ出力より一致パルスが出力
される。すると、この一致パルスはＲＳラツチ
１４−６のＳ入力に入つているためＲＳラツチ
１４−６のＱ出力は“０”なり書き込みパルス
がＡＮＤゲート１４−８より出力される。フリ
ツプフロツプ１４−３のＤ入力には加算器１４
−４のＣ出力が与えられているのでＮ＋Ｍの値
が書き込まれる。と同時に、書き込みパルスは
デイレイ回路１４−７で遅延された後ＲＳラツ
チ１４−６のＱ出力を“０”にする。このた
め、再びフリツプフロツプ１４−３のＱ出力は
一定となるが、値はＮからＮ＋Ｍに変化してい
る。故に次は分周器１４−１のＱ出力はＮ＋Ｍ
になつた時に一致パルスを発生することにな
る。これをくり返すことにより、比較器１４−
２は分周器１４−１の出力値がＮ、Ｎ＋Ｍ、Ｎ
＋２Ｍ、…となつた時にパルスを発生する。つ
まり分周器１４−１がマスタクロツクをＭ回カ
ウントするごとに一致パルスを発生することに
なる。また、Ｎ＋ｎＭ＞３ＦＦ₁₆となる場合にお
いては、加算器１４−４の出力はオーバフロー
の後Ｎ＋ｎＭ−３ＦＦ₁₆となるためにやはりマス
タクロツクをＭ回カウントした時に一致パルス
が発生されることは言うまでもない。つまり、
この比較器１４−２の一致パルスをノートクロ
ツクとし、定数Ｍを変化させれば種々の周期の
ノートクロツクが得られることになり、その周
波数は｛マスタクロツクの周波数｝÷Ｍとなる。
また、ＲＳラツチ１４−６のＱ出力が計算要求
フラグＣＬＲＱに相当する。 以上が本発明におけるノートクロツク発生法
の原理である。 次に、第２図Ａに示す楽音発生部２−５にお
けるノートクロツクの発生の演算シーケンスの
詳細について説明する。 鍵盤２−１にて鍵が押圧され、マイコン２−
４が楽音発生部２−５に対して楽音の発生を指
示すると、前述のように演算シーケンスがイニ
シヤルモードロングシーケンスより開始する。
先ずタイムスロツト１３で、 ＰＤＤ＋ＰＥＤ→ＰＤＲ ……（２−１） 次いで、シヨートシーケンスに入りタイムス
ロツト１〜６で ＰＤＲ＋ＪＤ→Ｌ．Ｂ． ……（２−２） Ｃ．Ｂ．×ＣＮ→ＦＲ ……（２−３） の演算が行なわれる。次いでノーマルモードに
なり、シヨートシーケンスのタイムスロツト９
で ＦＲ＋ＣＤＲ→ＦＲ ……（２−４） ロングシーケンスのタイムスロツト１４−１
８で ＰＤＲ＋ＪＤ→Ｌ．Ｂ． ……（２−５） Ｃ．Ｂ．×ＣＮ→ＦＲ ……（２−６） ＰＤＤ＋ＰＥＤ→ＰＤＲ ……（２−７） の演算が行なわれる。ここで、ＰＤＤは第１表
に示したＰＤＤすなわちピツチデチユーンデー
タであり、ＰＥＤは前述のピツチエクステンド
データである。ＪＤは定数であり1115₁₀（16進数
では45Ｂ）という値がセツトしてある。ノート
係数ＣＮはアサインされた音名により定まる値
であり、音名とＣＮの関係は第７表に示してあ
る。第５表、第６表の説明にて述べたとおり、
演算（２−２）、（２−３）および演算（２−
５）、（２−６）は下式のとおりに表わせる。 (ＰＤＲ＋ＪＤ)×ＣＮ→ＦＲ ……(２−８) ここで、ＰＤＲはＰＤＤ＋ＰＥＤであるので演算
（２−８）は （ＰＤＤ＋ＰＥＤ＋ＩＤ）×ＣＮ→ＦＲ ……（２−９） となる。このＦＲの値を演算（２−４）で示す
ようにＣＤＲに累算する。前述のようにこの累
算はノートクロツクが発生するごとに一回行な
われる。故にＣＤＲの初期値をＮとすると、
ＣＤＲの値はＮ、Ｎ＋ＦＲ、Ｎ＋２×ＦＲ、…と
変化する。このＣＤＲの上位10ビツトの値とマ
スタクロツクを順次分周して得た10ビツトの分
周信号とを比較し、一致パルスを発生するよう
にしているので、実際には、Ｎ／8、Ｎ＋ＦＲ／8、 Ｎ＋２×ＦＲ／８、…との比較を行なうことにな
り、ＣＤＲの上位10ビツトが第１４図のフリツ
プフロツプ１４−３に相当し、ＦＲ／８が第14図
の定数回路１４−５の値Ｍに相当する。故に上
記（２−１）〜（２−７）の演算を行なえば一
定周期のノートクロツクが得られ、その周波数
は｛マスタクロツク周波数｝÷ＦＲ／８となる。 (3) 波形発生方法 第２図Ａ楽音発生部２−５に示すとろこの波
形発生方法は大別して次の５ステツプに分けら
れる。すなわち、 １ アドレス発生 データバンク２−６より波形データを読み
出す際のアドレスを発生させる。 ２ 波形読み出し 上記のアドレスで指定された波形データを
データバンク２−６より読み出し、コントロ
ールデータＣＯＮＴに応じたビツト処理を行
なう。 ３ エンベロープ乗算 ４ ２波混合 ５ ＣＮ乗算 以下各ステツプを詳しく説明する。 １ アドレス発生 押鍵によるイニシヤル設定にてヘツダーデ
ータのＳＴＷ（ＷＧのスタートアドレス）
、ＳＴＷ(Ｗ１のワード数)、ＤIＦ1（１波形に
含まれるサンプル数）がレジスタＳＴＷ、
ＷＡＲ、ＤＩＦ1に格納され、また演算によつて
レジスタΔＷＡＲが定まる。これらのデータ
に基づきノーマルモードにてアドレス発生を
行なうわけであるが、以下の処理において、
波形データにＰＣＭ部がある場合（ＰＣＭ＝
１）とない場合（ＰＣＭ＝０）でアドレス発
生が異なるのでＰＣＭ部がある場合とＰＣＭ部
がない場合に分けて説明する。 ＰＣＭがない場合 第６表に示すとおり、タイムスロツト２に
て、ＳＴＷとＷＡＲの和を求め、この和でも
つてデータバンク２−６から波形１の読み出
しを行ない、タイムスロツト４にて上記の和
に更にＤIＦ1を加えたもの、すなわちＳＴＷ＋
ＷＡＲ＋ＤIＦ1の値でデータバンク２−６から
波形２の読み出しを行なつている。ここで、
ＳＴＷは波形２の先頭アドレスであり、
ＷＡＲには初期値としてΔＳＴＷすなわち波形
１に含まれるワード数の負数が入つており、
、タイムスロツト７にてΔＷＡＲを累数してい
く。故にＳＴＷ＋ＷＡＲの値は、波形１の先
頭アドレスより順次ΔＷＡＲの値ごとに増加
する値となる。また、ＳＴ＋ＷＡＲ＋ＤIＦ1の
値はこの値にＤＩＦ１を加えたものであるので、
波形２の先頭アドレスよりΔＷＡＲおきに増
加する値となる。ここで、ΔＷＡＲは、波形
の読みとばしを表わす値であるので、以上の
ようにして波形１および波形２に対するアド
レスを発生することができる。 また、本楽音発生部２−５においては、
ＰＣＭ部が無しで且つソロフラグＳＯＬ＝０で
且つオクターブシフトが行なわれない場合に
位相合わせを行なう。位相合わせの方法は、
演算シーケンスがイニシヤルモードからノー
マルモードに転じた時の初回のタイムスロツ
ト７の演算結果としてＲＡＭ８−１３におけ
る同音名をアドレスとするデータ９ビツトを
ＷＡＲに格納する。ＲＡＭ８−１３の出力は
９ビツトであるが、Ｃバスはプリチャージさ
れているので全16ビツトの前述の９ビツトよ
り上位７ビツトには“１”が入る。２回目以
降のタイムスロツト７の演算結果は、第６表
に示すとおりＷＡＲに格納されるとともに
ＲＡＭ８−１３における同音名をアドレスと
するレジスタに更新される。このようにする
ことにより、他のチヤンネルで同音名の楽音
を既に発生している場合であつても、そのチ
ヤンネルにおけるレジスタＷＡＲの値が
ＲＡＭ８−１３を介してこれから楽音の発生
しようとしているチヤンネルのレジスタ
ＷＡＲに与えられるためにこれら２チヤンネ
ル間での位相を併せることが可能となる。 ここで、タイムスロツト７の演算ＷＡＲ＋
ΔＷＡＲについて述べる。 ＷＡＲ＋ΔＷＡＲ≧0となると音域とは無関
係に演算結果としてＣバスには−512₁₀₂
(FF00₁₆)が与えられる。オクターブシフト
が無い場合はΔＷＡＲ＝１であるので、レジ
スタＷＡＲの値は512を周期としてくり返す
ことになる。 以上により同じノートを発生する複数チヤ
ンネルの各々のレジスタＷＡＲは常に同一と
なるので、異なる複数チヤンネルの発生する
同じノートの波形の位相が完全に一致するこ
ととなり、位相合わせが実現される。 次にタイムスロツト２における演算ＳＴＷ
＋ＷＡＲを更に詳しく説明する。 ＲＡＭ７−３のレジスタＳＴＷよりデータ
が読み出され、ＭＳＷ３−１１に示すところ
のＨＣバス、ＳＷ１１、Ａバスを介しクロツ
ク３よりＦＡ３−６のラツチ８−１にラツ
チされる。同時にＲＡＭ７−１のレジスタ
ＷＡＲの値がＨＡバス、ＳＷ２、Ｂガスを介し
てクロツク３によりＦＡ２−６のラツチ８−
２にラツチされる。ラツチ８−１の出力は、
ビツト処理回路８−１０では何らのビツト処
理を受けずにクロク１によつてラツチ８−
３にラツチされる。一方、ラツチ８−２の出
力は、ビツト処理回路８−１１において
ＯＲＧを入力として第21表に示すとおりのビ
ツト処理が行なわれた後クロツク１でラツ
チ８−４にラツチされる。

【表】 加算器８−９がラツチ８−３、ラツチ８−
４の出力を加算し、ラツチ８−７、ラツチ８
−８を介してＣバスへ与えられる。ビツト処
理回路８−１１において上記のようなビツト
処理を行なうことにより、レジスタＷＡＲが
512を周期として変化しているにもかかわら
ず、各オクターブに応じた周期で変化してい
くことになる。例えば、ＯＲＧ＝５、ＯＣＴ＝
２の場合はオクターブシフトはなくイニシヤ
ル処理の項で述べたとおりΔＷＡＲ＝１であ
る。また第21表より、ＷＡＲのビツト７、８
が常に１になるので、タイムスロツト２の演
算結果は仮にＳＴＷ＝０とすると−10、−９、
、…−１、−128、−127、…−１、−128…となつ
て128の周期でくり返すことになる。また、
ＯＲＧ＝４、ＯＣＴ＝５の場合は２オクターブ
シフトとなりΔＷＡＲ＝４となる。また第21
表によりＷＡＲのビツト６、７、８が常に１
になるので同様に−40、…、−8、−4、−64、
−60、−56、…、−4、−64、…となつて16の
周期でくり返すことになる。 ＯＣＴ＝２の時くり返し周期が128であり、
ＯＣＴ＝５の時くり返し周期が16であること
は、第22表により所望の波形ポイントが得ら
れていることを示している。

【表】

【表】 またＯＲＧ＝4、ＯＣＴ＝5の際、ＷＡＲが
４づつ歩進していることは、第18表に示され
る通り波形サンプル数64のデータを４サンプ
ルに１点づつ得ることにより本来の波形デー
タのオクターブを２オクターブ上げることが
できることを示している。 ＰＣＭ部がある場合 ＰＣＭ部がある場合のアドレス発生はＰＣＭ
部がない場合と比較してタイムスロツト２に
おける演算が異なり、他は同様である。 タイムスロツト２においてはＳＴＲ＋ＷＡＲ
の演算が行なわれる。即ち： ＲＡＭ７−３のレジスタＳＴＷよりデータ
が読み出され、ＨＣバス、ＳＷ１１、Ａバス
を介してクロツク3によりＦＡ３−６のラツ
チ８−１にラツチされる。同時に、ＲＡＭ７
−１のレジスタＷＡＲの値がＨＡバス、ＳＷ
２、Ｂバスを介してＦＡ３−６のラツチ８−
２にラツチされる。ここで、ラツチ８−１の
出力はビツト処理回路８−１０、ラツチ８−
２の出力はビツト処理回路８−１１に入力さ
れるが双方の出力ともビツト処理を行なわれ
ることなくラツチ８−３、ラツチ８−４へ送
られ、加算器８−９にて加算される。 ここで、レジスタＷＡＲの値について考え
ると、ＰＣＭ部がない場合には、レジスタ
ＷＡＲには初期値として波形一周期に含まれ
るサンプル数の負数が書き込まれるが、
ＰＣＭ部がある場合には、レジスタＷＡＲの初
期値としてＰＣＭ部として用いる波形のすべ
てのサンプル数の負数が書き込まれる。故
に、タイムスロツト２の演算結果はデータバ
ンク２−６における波形１のＰＣＭ部先頭ア
ドレスから順次ΔＷＡＲずつ増加した値とな
る。ＰＣＭ部終了の提出はタイムスロツト７
における演算においてＷＡＲ＋ΔＷＡＲ≧０と
なることを検出して出ない、ＰＣＭ部終了後
のアドレス発生はＰＣＭ部がない場合と全く
同じであり、ビツト処理回路８−１１による
ビツト処理が行なわれる。 なお、楽音発生部２−５におけるアドレス
演算は16ビツトであるが、16ビツトのアドレ
ス信号では充分でない場合が当然考えられ
る。そこで、本楽音発生部２−５において
は、タブレツトデートＴＡＢの上位３ビツト
を用いてアドレス空間が拡張できるようにな
つている。Ｉ／Ｏ２−１０におけるラツチ１
０−３がアドレス空間拡張用のラツチであ
り、ラツチ１０−３にタブレツトデータ
ＴＡＢの上位３ビツトがラツチされる。即
ち： 押鍵によりイニシヤルモードになると、
ＲＡＭ５−４に格納されたタブレツトデータ
がＮＳＷ３−１１を介してＲＡＭ７−３のレ
ジスタＴＡＢ′に格納される。次いでノーマル
モードに入ると、ＲＡＭ７−３のレジスタ
ＴＡＢ′の値が読み出され、ＭＳＷ３−１１を
介してＩ／Ｏ２−１０におけるラツチ１０−
３にラツチされる。このようにして内部演算
は16ビツトでありながら19ビツトのアドレス
空間をアクセスすることができる。 ２ 波形読み出し 波形読み出しはタイムスロツト２，４にて
行なわれたアドレスに基づいて行なわれる。
タイムスロツト２による演算結果はＣバス、
ＳＷ２８、ＨＬバス、ＳＷ３０、Ｄバスを介し
てＩ／Ｏ２−１０のラツチ１０−１にラツチ
される。まず、ラツチ１０−１の出力がシフ
タセレクタ１０−９、ラツチ１０−４、ビツ
ト処理回路１０−１０を介してラツチ１０−
５にラツチされてラツチ１０−３によるデー
タとともにデータバンク２−６を読み出し、
データバンク２−６の出力がラツチ１０−８
にラツチされる。次いで、ラツチ１０−１の
出力がシフタセレクタ１０−９にて１ビツト
右シフトされ、ＭＳＢに“１”が加えられて
ラツチ１０−４でラツチされる。ラツチ１０
−４の出力がビツト処理回路１０−１０を介
してラツチ１０−５にラツチされ、ラツチ１
０−３によるデータとともにデータバンク２
−６を読み出し、データバンク２−６の出力
がラツチ１０−７にラツチされる。この時ラ
ツチ１０−７の上位８ビツトにはラツチ１０
−８の出力が与えられているので、前回のデ
ータバンク２−６の値とともにラツチされ
る。ここで、ラツチ１０−７の下位８ビツト
にラツチされたデータは、データバンクの項
で述べたとおり12ビツト波形の下位４ビツト
２ワード分に相当する。ラツチ１０−７の出
力はセレクタ１０−１２を介してシフタ１０
−１３に与えられ、上位８ビツトは４ビツト
右にシフトされ、ラツチ１０−１の出力の
ＬＳＢ＝０ならば下位８ビツトも４ビツト右
シフトされ、ＬＳＢ＝１ならば下位４ビツト
がシフトされずにシフタ１０−１３より出力
される。ここで、コントロールデータ
ＣＯＮＴにおいてＷ８＝１即ち８ビツト波形の
指定がある場合には、シフタ１０−１３は下
位４ビツトを“０”にして出力する。シフタ
１０−１３の出力はノイズ回路１０−１４、
ラツチ１０−２を介してＤバスに与えられ、
ＭＳＷ３−１１を介してＲＡＭ７−３のレジ
スタＷＲ１に格納される。この値が波形１の
波形データである。 タイムスロツト４によつて得られたアドレ
スについても同様の処理が行なわれる。ただ
し、コントロールデータＣＯＮＴにおいてＮＡ
＝00でない場合にはノイズ回路１０−１４に
おいてノイズ信号が加えられる。ＮＡ＝01の
時にはビツト９が、ＮＡ＝10の時にはビツト
１０が、ＮＡ＝11の時にはビツト９及び10が
ノイズ信号におきかえられる。このようにし
て、加算器を用いずにノイズ信号を重畳して
いる。これが波形２の波形データとして
ＲＡＭ７−２のレジスタＷＲ２に格納される。 ３ エンベロープ乗算 上記のようにして波形１・波形２の２種類
の波形データが得られたが、この波形データ
に対してエンベロープの乗算を行なう。波形
１に対するエンベロープはＲＡＭ７−３のレ
ジスタＥＲ１に、波形２に対するエンベロー
プはＲＡＭ７−３のレジスタＥＲ２に入つて
いる。ここで、エンベロープについて述べる
と、エンベロープは指数部４ビツト仮数部９
ビツトの13ビツト浮動小数点表示になつてい
る。エンベロープ乗算は各チヤンネル２回行
なわれるがそれぞれの動作は同様であるの
で、タイムスロツト７〜９におけるＷＲ１×
ＥＲ１の演算について説明する。 ＲＡＭ７−３のレジスタＥＲ１のデータが
ＭＳＷ３−１１を介してＭＰＬＹ２−７のラツ
チ９−３及び９−５にラツチされる。
ここで、ラツチ９−３にはレジスタＥＲ１の
下位10ビツトが、ラツチ９−５にはレジスタ
のＥＲ１のビツト９〜12がラツチされる。次い
でＲＡＭ７−３のレジスタＷＲ１のデータが
ＭＳＷ３−１１の介してＭＰＬＹ３−７のラツ
チ９−１にラツチされる。ラツチ９−３の出
力はビツト処理回路９−１２においてその
ＭＳＢが“１”にされてラツチ９−４にラツ
チされる。即ち、ラツチ９−４にエンベロー
プの仮定部がラツチされる。ラツチ９−１の
出力はシフタ９−１１を介して９−２
にラツチされる。この際エンコーダ９−１０
のＣ入力にはＳＱ信号によつて１が与えられ
ており、シフタ９−１１のＣ入力には00001
が与えられる。故にシフタ９−１１はラツチ
９−１の下位12ビツト即ちデータバンク２−
６より読み出した波形１の波形データ12ビツ
トをラツチ９−２へ送出する。乗算器９−１
６がラツチ９−２及びラツチ９−４のデータ
の乗算を行ない、積14ビツトがラツチ９−７
にラツチされ、シフタ９−１５へ送出され
る。 一方、ラツチ９−５にはエンベロープの指
数部がラツチされており、ラツチ９−６を介
してデコーダ９−１３にてデコードされ、セ
レクタ９−１４を介してシフタ９−１５に制
御信号として与えられる。故に、ラツチ９−
７の出力はエンベロープの指数部によつてシ
フトされ、ラツチ９−８にてラツチされる。
このようにして、固定小数点の波形データと
浮動小数点のエンベロープの乗算が行なわれ
る。ラツチ９−８の出力はＬバスよりＭＳＷ
３−１１を介してＲＡＭ７−１のレジスタ
ＷＥ１に格納される。波形２の波形データと
エンベロープの乗算も同様にして行なわれ
ＲＡＭ７−４のレジスタＷＥ２に格納される。 ４ ２波混合 上記のようにして、レジスタＷＥ１，ＷＥ
２に波形が格納される。このステツプでは
ＷＥ１とＷＥ２の和を求める。タイムスロツ
ト１における演算がこれに相当する。 ５ ＣＮ乗算 タイムスロツト１で２波混合を行なうが、
本楽音発生部２−５においては、ＡＢＭ３−
９及びフイルタ２−７の特性によつては音名
に応じて発生される音圧レベルが異なる場合
がある。このための補正を行なうのがＮＣ乗
算である。ここでは補正の為の係数としてノ
ート係数ＣＮをそのまま用いている。タイム
スロツト１におけるＷＥ２＋ＷＥ１の演算結果
が、ＣバスよりＳＷ２８、ＨＬバス、ＳＷ２
９、Ｌバスを介してＭＰＬＹ３−７のラツチ
９−１にラツチされる。一方、メモリ３−５
のＲＯＭ７−５よりノートデータＮＤに応じ
てノート係数Ｎが読み出され、ＨＤバス、
ＳＷ２４、Ｌバスを介してＭＰＬＹ３−７のラ
ツチ９−３にラツチされる。 ここで、ＷＥ１＋ＷＥ２は16ビツトのデータ
であるが乗算器９−１６のＡ入力は12ビツト
であるのでＭＰＬＹ３−７では次のような処
理を行なつている。即ち、ラツチ９−１の上
位５ビツトがエンコーダ９−１０に入力さ
れ、エンコーダ９−１０が第９表に示すとお
りのデータをＡ、Ｂ両端子より出力する。つ
まり、ラツチ９−１におけるデータが実質何
ビツトであるかを求め、この結果に応じてシ
フタ９−１１によつてラツチ９−１より12ビ
ツトをとり出す。例えば、ラツチ９−１の値
が3A26₁₆の場合は、このデータは実質15ビ
ツトのデータであるのでシフタ９−１１はラ
ツチ９−１のビツト14以下の12ビツトをとり
出し、シフタ９−１１の出力は744₁₆となる。
このようにしてＷＥ２＋ＷＥ１の実質と部分の
ノート係数との乗算を行ない、シフタ９−１
５によつて元のビツト数にもどし、ラツチ９
−９でラツチする。 以上のようにして少ないビツト数の乗算器
を用いて大きなビツト数のデータの乗算を行
なつている。このようにして得られた値を
ＤＡＣ３−８へ出力し、ＡＢＭ３−８で所定の
周期に補正されて楽音信号として出力され
る。 ところで、本楽音発生部２−５において
は、先に述べたようにマイコンの指示により
第１表のフラグＶＯＬにより、ＣＮ乗算を
ＶＬＤ述算に切換えることができる。即ち、
ロングシーケンスにおいて、ＲＡＭ５−６の
レジスタＶＬＤ８ビツトが、ＭＳＷ３−１１を
介してＲＡＭ７−４のレジスタＶＬＤ′に送ら
れる。送出の際にＭＳＷ３−１１においてビ
ツトシフトがなされ、８ビツトのデータを２
ビツト左シフトし更に下位２ビツト０を追
加し、10ビツトのデータに変換される。この
ことによりＶＬＤのビツト数はＣＮのビツト数
と同一となる。ＷＥ2＋ＷＥ1の値にＲＯＭ７−
５の値を掛けるか、レジスタＶＬＤ′の値を掛
け合わせるかは第１表におけるフラグＶＯＬ
で決まり、ＶＯＬ＝０ならばＲＯＭ７−５が
ＨＤバスにデータを送出し、ＶＯＬ＝１ならば
ＲＡＭ７−４がＨＤバスにデータを送出する。 上記のように構成することにより、マイコ
ン２−４によつて楽音発生部２−５の出力す
る楽音信号のレベルを変えることが可能とな
り、第１表のＶＬＤの値を順次変えることに
より振幅変調をかけることが可能となる。 鍵盤を押下する速さと圧力の少なくとも一
方に基づきＶＬＤを作成すると、タツチレス
ポンス機能が実現する。 タツチレスポンス機能とは鍵盤の操作の速
さ・強さ等によつて音量・音色等が変化する
ことである。例えばピアノは、強く打鍵する
と音量が大きいだけでなく音色も華やかなも
のになり、弱く打鍵すると音量が小さいだけ
でなく音色もこもつたものとなる。打鍵の強
さに応じて音量も音色も自在に変化するが、
ピアノの場合は打鍵の後、鍵盤を押す強さを
変化させても、減衰しつつある音質には変化
を加えることができない。このようにピアノ
は打鍵の強さのみがタツチレスポンス機能と
なつていて、このような機能を特にイニシヤ
ルタツチコントロールと呼ぶ。一般に打楽器
がこれに属する。 一方、トランペツトは息の強さにより持続
している音質をも変化することもできるの
で、この音を模倣して電子楽器の鍵盤操作で
演奏する場合も、押鍵によりトランペツト音
を発生中に押鍵の強さを増減することで音
量・音色に変化を与えることが必要となる。
このような機能を特にアフタータツチコント
ロールと呼ぶ。一般に、弦楽器と管楽器がこ
れにより属する。 本発明の実施例では先に述べたように、
ＶＯＬフラグによりＶＬＤ乗算を行うことによ
り、各チヤンネル独立に音量を制御すること
ができる。 応用例として、打鍵の強さを計測して、強
さに応じてＶＬＤの値を作成してマイコンか
ら転送することにより、打鍵毎に転送された
異なるＶＬＤに応じて各音の音量が変化する
ことになる。 マイコンがＶＬＤを転送する際、ＶＬＤの値
に応じてタブレツトデータを切換えて転送す
ると、本実施例の楽音発生部はＶＬＤの値に
応じて音量と共に音色をも変化させられるこ
とは、先に掲げた機能説明で明らかである。 この音色の切換について、ＶＬＤが８ビツ
トの例で説明する。 第23表に、ＶＬＤの値の範囲と、それに対
応する強弱名とタブレツト名の一例を示す。

【表】 ＶＬＤが１ビツト小さくなる毎に、音量は1/2
つまり６ｄＢ小さくなり、これを音楽用語の強
弱名の各々の割当ててある。またffの強さに
は華やかな音色が必要なので高調波の豊富な
波形データをタブレツト０に割当て、mpよ
り小さい音量ではこもつた音色が必要なので
正弦波に近い波形データをタブレツト３に割
当てるように、複数種類の波形データをデー
タバンクに準備しておく。 このようにすると、打鍵の強さによつて
ＶＬＤの数値範囲で音色が４通り切換えられ
ると同時に８ビツトのＶＬＤに応じて256通り
の音量が指定できる。 以上はイニシヤルタツチコントロールであ
つたが、同様に打鍵後の押鍵圧の大小に応じ
て、刻々と変化するＶＬＤと、ＶＬＤの値に応
じて刻々と変化するタブレツトデータとをマ
イコンが送出すると、本実施例の楽音発生部
は打鍵後の押鍵圧の変化に応じて刻々と、音
色と音量とを変化させることができる。 以上がアフタータツチコントロールであ
る。 (4) エンベロープ発生方法 楽音発生部２−５におけるエンベロープの発
生方法は次の３ステツプに分けられる。即ち、 １ アドレス発生 ２ エンベロープデータの読み出し ３ エンベロープ計算 以下各ステツプを詳しく説明する。 １ アドレス発生 押鍵によるイニシヤル設定にて、ヘツダデ
ータのＳＴＥ（エンベワープデータＥ₁′のスター
トアドレス）、ΔＳＴＥ（エンベロープデータ
Ｅ₁′のワード数）に基づいてレジスタＥＡＲ1、
ＥＲＡ2、ＴＲ1、ＴＲ2、ΔＴ1、ΔＴ2が初期設
定されている。これらのデータをもとにアド
レス演算が行なわれる。アドレスの演算は演
算頻度が少なくてもよいので演算シーケンス
のロングシーケンスにて行なつている。更
に、ロングシーケンスの奇数回目でエンベロ
ープデータＥ₁′のアドレス演算を、偶数回目
でエンベロープデータＥ₂′のアドレス演算を
行なつている。 奇数回目のロングシーケンスにおいて、タ
イムスロツト１３で ΔＴ１＋ＴＲ１→ＴＲ１ （４−１） タイムスロツト１５で ΔEAR1＋EAR1＋Ｃ_i→EAR1 （４−２） の演算が行なわれＥＡＲ1の値を用いてデータ
バンク２−６の読み出しを行なう。タイムス
ロツト１５のＣ_iはタイムスロツト13にて行
なわれるΔＴ1の累算によつて生じたオーバ
ーフローに当る。ここで演算(４−１)を詳
しく説明する。 まず、ＲＡＭ７−２のレジスタΔＴ１の値が
ＨＢバス、ＭＳＷ３−11を介してＦＡ３−６
のラツチ８−１にラツチされる。同時に、
ＲＡＭ7−3のレジスタＴＲ1の値がＨＣバス、
ＭＳＷ３−１１を介してＦＡ３−６のラツチ
８−２にラツチされる。ラツチ８−１の出力
はビツト処理回路８−１０によつてビツト３
が強制的に“０”にされ（ビツト３を“０”
にする理由は後で述べる。)、ラツチ８−３で
ラツチされる。ラツチ８−２の出力はビツト
処理回路８−１１を介してラツチ８−４でラ
ツチされる。ここでビツト処理回路８−１１
においてはビツトの変換等の処理は施されな
い。ラツチ８−３及びラツチ８−４の出力を
加算器８−９にて加算し、ラツチ８−７、ラ
ツチ８−８を介してＣバスに与え、ＭＳＷ３
−11を介してＲＡＭ７−３のレジスタＴＲ１
に加算結果を格納する。ここで加算結果にオ
ーバーフローが生じた場合は、加算器８−９
のＣ_oより１が出力される。この出力をラツ
チ８−６にラツチし、タイムスロツト１５の
演算の際に使用する。但し、これは波形デー
タにＰＣＭ部がない場合についてであり、波
形データにＰＣＭ部がある場合(フラグＰＣＭ
＝１）にはＰＣＭ部を読み終えるまでレジス
タＴＲ１に対し演算結果として強制的に“０”
が入力される。故にΔＴ１の累算によるオー
バーフローが生じることがない為ＰＣＭ部を
読み終えるまではＥＡＲ１の値が更新されるこ
とはない。 ΔＴ１はイニシヤル処理の項で述べたとお
り第13表におけるＣ＝０時の出力の値であ
り、レジスタＴＲ１は16ビツトのレジスタで
あるので、例えばΔＴ１＝4000₁₆であれば演算
（４−１）は４回行なわれるとレジスタＴＲ１
はオーバーフローし、演算（４−２）のＣ_i＝
１となりアドレスの更新が行なわれる。ここ
で、演算（４−１）（４−２）はロングシー
ケンスの２回に１回行なわれる。第２図Ｃで
示すとおり、同じチヤンネルのロングシーケ
ンスは388タイムスロツトの周期、即ち１タ
イムスロツトでは250sであるので97μｓの周期に
現われる。故に演算（４−１）、（４−２）は
194μｓ毎に行なわれ、ΔＴ1＝4000₁₆である場
合には776μｓでアドレスの更新が行なれる
ことになる。 ところで、エンベロープデータは２バイト
で構成されているので、アドレスの更新の際
は２ずつ更新されなければならない。タイム
スロツト１５においては次のようにしてアド
レスの更新を行なつている。 先ず、ΔＥＡＲ1はΔＴ1によつて定まる値で
あり、ΔＴ１≠0008₁₆の時にはΔＥＡＲ１＝
000₁₆であり、ΔＴ１＝0008₁₆の時には
ΔＥＡＲ1＝ＦＥＢ₁₆＝−21₁₀である。この操作
はＭＳＷ３−１１におけるＳＷ３１にて行な
われる。ＳＷ３１は第１図ｋに示すようにな
つており、ΔＴ１のビツト３の値を示すフラ
グＴＯによつて制御している。今仮にΔＴ１≠
0008₁₆とすると、ＳＷ３１によりＡバスに
0000₁₆が、ＲＡＭ７−１のレジスタＥＡＲ１よ
りＨＡバス、ＭＳＷ３−１１のＳＷ２を回して
ＢバスにＥＡＲ１の値が与えられる。これらの
値がＦＡ３−６のラツチ８−１、ラツチ８−
２にラツチされる。ラツチ８−１の出力はビ
ツト処理回路８−１０を介してラツチ８−３
へ送られる。ここで、ビツト処理回路８−１
０ではデータの変換は行なわれないようにな
つている。同時に、ラツチ８−２の出力はビ
ツト処理回路８−１１に与えられ、データの
ＬＳＢが強制的に“１”にされてラツチ８−
４へ送られる。即ちビツト処理回路８−１１
にて予め１が加えられる。また、先に述べた
ラツチ８−６に格納されている演算（４−
１）によるオーバーフローがラツ８−５にラ
ツチされる。故にラツチ８−３、ラツチ８−
４及びラツチ８−５の値の加算を行なうと、
ラツチ８−５の値が“１”であればＥＡＲ１の
値に２が加えられることになる。一方、ラツ
チ８−５の値が“０”の場合はＥＡＲ１の値は
１増加されたままとなるが、イニシヤル処理
の項で述べたように、Ｉ／Ｏ２−１０におい
てＬＳＢに強制的に“０”、“１”を与えるの
で不都合は生じない。 ところでΔＴ１＝0008₁₆の場合には、
ΔＥＡＲ1がＦＦＥＢ₁₆(−21₁₀)となる。故に
ＥＡＲ１の値から21₁₀引かれることになり、10
ワード前のエンベロープデータが読まれるこ
とになる。これにより、エンベロープデータ
のアドレスがループすることになり、マンド
リンのようなくり返しエンベロープを発生す
ることができる。先に演算（４−１）にて、
ビツト処理回路８−１０にてビツト３を
“０”にすると述べたが、その理由はビツト
3がΔＥＡＲ１＝ＦＦＥＢ₁₆とするビツトであり、
この演算を行なう際にレジスタＴＲ１に0008₁₆
を加えるようにする為である。 ロングシーケンスの偶数回目における
ΔT2、TR2、ΔDEAR2、EAR2の演算も同様
にして行なわれる。 なお、ＥＡＲ1、ＥＡＲ2に関する演算は全く
独立に行なわれる為、波形１、波形２に対し
て全く異なつたエンベロープ信号お発生させ
ることができるのは言うまでもない。また、
ＥＡＲ1又はＥＡＲ2のくり返しについてもくり
返しの周期を異ならしめることが容易である
ので種々の効果を得ることができる。 ２ エンベロープデータの読み出し エンベロープデータの読み出しはロングシ
ーケンスにおいて行ない、偶数回目に波形１
のエンベロープデータを、奇数回目に波形２
のエンベロープデータの読み出しを行なう。 レジスタＥＡＲ1、ＥＡＲ2の値に基づいて行
なうエンベロープデータの読み出し方につい
てはイニシヤル処理の項で述べたものと全く
同じであり、Ｉ／Ｏ３−１０にてデータバン
ク２−６より読みとつたデータのフオマツト
変換を行ないがらレジスタΔＴ１、ΔＴ２、
ΔＺ1、ΔＺ2、ΔＥ1、ΔＥ2に格納していく。 ３ エンベロープ計算 エンベロープデータの読み出しにより、
ΔZ1、ΔZ2、ΔE1、ΔE2にデータが格納されて
おり、また、イニシヤル処理によりＥＲ１、
ER2、ZR1、ZR2に初期値が与えられている。
これらの値に応じてエンベロープ計算を行な
う。 エンベロープ計算の基本は加算部のタイムス
ロツト３，５，６，８である。タイムスロツト
３，５によつて波形１のエンベロープを計算
し、タイムスロツト６，８によつて波形２のエ
ンベロープを計算する。ここで、タイムスロツ
ト５，８のＣ_iはタイムスロツト３，６による演
算で生じたオーバーフローであるが、タイムス
ロツト３，６にて生じたオーバーフローがどの
ようにしてタイムスロツト５，８で加えられる
かについては、アドレス発生のタイムスロツト
１３，１５で述べたものと同様である。このよ
うにして得られたＥＲ1、ＥＲ2の値がエンベロー
プデータである。 ところで、エンベロープ計算は各種モードによ
つて異なる。各種コードとは、 (1) 波形がＰＣＭを有する場合と有しない場合。 （ＰＣＭ＝１／０） (2) ピアノ型エンベロープの場合とオルガン型エ
ンベロープの場合。 （Ｐ／Ｏ＝１／０） (3) ダンパフラグをオンした場合とオフした場
合。 （ＤＭＰ＝１／０） の３種である。以下個々の場合について説明す
る。 ＰＣＭ＝０かつＰ／Ｏ＝０ 初期設定はER1、ER2、ZR1、ZR2とも“０”
であり鍵が押圧されている時はレジスタΔＥ１、
ΔE2、ΔZ1、ΔZ2の値に従つてエンベロープの演
算を行なう。鍵が離されると、タイムスロツト
３，５，６，８のΔZ1、ΔE1、ΔZ2、ΔE2の値
として、ＵＣＩに３−３の信号処理器5−6よりリ
リースデータが発生され、レジスタΔZ1、ΔE1、
ΔＺ２、ΔＥ２の値のかわりに用いられる。 なお、このモードにおいてはダンパフラグ
ＤＭＰによつて演算は何ら影響はされない。 ＰＣＭ＝０かつＰ／Ｏ＝０ 初期設定はER1、ER2、ZR1、ZR2とも“０”
であり、鍵が押圧されている時はレジスタΔE1、
ΔE2、ΔZ1、ΔZ2の値に従つてエンベロープの演
算を行なう。鍵が離されると、ダンパフラグ
ＤＭＰ＝１の場合は引き続きレジスタΔE1、ΔE2、
ΔZ1、ΔZ2の値に従つてエンベロープの演算を行
ない、ダンパフラグＤＭＰ＝０の時はＰＣＭ＝０か
つＰ／Ｏ＝０の場合と同じである。 ＰＣＭ＝１かつＰ／Ｏ＝０ 初期設定は、ER1＝１ＦＦＦ₁₆、ER2＝０、ZR1
＝０、ZR2＝０である鍵が押圧されており、波形
１がＰＣＭ部を読み出している時は初期値が保持
され、ＰＣＭ部を読み終えると、レジスタΔＥ１、
ΔＥ1、ΔＺ2、Δ2の値に従つてエンベロープの演
算を行なう。鍵が離されると、波形１がＰＣＭ部
を読み出しているいないに関係なくＵＣＩＦ３−３
の信号処理器５−６によるリリースデータに基づ
いて演算が行なわれる。即ちＰＣＭ＝０かつＰ／
Ｏ＝０の場合に帰着する。 なお、このモードにおいては、ダンパフラグ
ＤＭＰによつて演算何ら影響を受けない。 ＰＣＭ＝１かつＰ／Ｏ＝１ 初期設定は、ER1＝１ＦＦＦ₁₆、ER2＝０、ZR1
＝０、ZR2＝０である。ダンパフラグＤＭＰ＝０
の場合は、１度鍵が押圧されると離鍵のタイミン
グには無関係に演算が行なわれる。即ち、波形１
がＰＣＭ部を読み出している時にはレジスタER1、
ER2、ZR1、ZR2は初期値が保持され、ＰＣＭ部
を読み終えるとレジスタΔE1、ΔE2、ΔZ1、ΔZ2
の値に従つて演算が開始される。ダンパフラグ
ＤＭＰ＝１の場合は、ＰＣＭ＝１かつＰ／Ｏ＝０の
場合と全く同じである。 以上述べたように、種々のモードに応じて自由
にエンベロープ信号を発生することができる。ま
た、ΔE1、ΔZ1とΔE2、ΔZ2は全く独立に設定で
き、そのデータはアドレス発生の項にて明らかな
とおり、ΔＴ１、ΔＴ２によつて定まる時間で更新
されるので前述の２種類の波形データと相俟つて
種々の楽音が発生できる。 発明の効果 以上述べたように、本発明は、複数組のＸ方向
バスと複数組のＹ方向バスと複数組の第１のスイ
ツチを有し、上記Ｘ方向バスの少なくとも１組は
複数個のバスラインから成り、上記Ｙ方向のバス
の少なくとも１組は複数個のバスラインから成
り、上記第１のスイツチの少なくとも１組は複数
個の小スイツチから成り、上記Ｘ方向バスと上記
Ｙ方向バスとがマトリツクス状に交差して形成す
る交差点のうち、上記バスの各々の組につき少な
くとも２組以上の所定の交差点に上記第１のスイ
ツチが設けられ、上記バスの少なくとも１組には
定数を入力する第２のスイツチが設けられ、前記
第１のスイツの少なくとも１組が該スイツチによ
り選択されるＸ方向バスとＹ方向バスの一方のバ
ス上にあるデータの１部または全部をビツト位置
を変更して他方のバス上に送出する、或は、前記
第１のスイツチの少なくとも１組が、該スイツチ
により選択されるＸ方向バスとＹ方向バスの一方
のバス上にあるデータの１部または全部をビツト
順序を変更して他方のバス上に送出する。或は、
前記所定の交差点の少なくとも１組の交差点に、
前記第１のスイツチが２組以上設けられている、
或は、Ｘ方向またはＹ方向バス上にある前記第１
のスイツチの少なくとも２組が同時にオンするこ
とにより、該スイツチにより接続される複数組の
他方向バスより、各バスのビツトパタンを混合し
て入力するようにしたため、Ｘ方向のバスからＹ
方向のバスへ、また、Ｙ方向のバスからＸ方向の
バスへ、また、Ｙ方向のバスを経由してＸ方向の
あるバスからＸ方向の他のバスへ自在にデータを
転送ができ、しかも、スイツチを配置するビツト
位置を１対１に固定せず、バス上にあるデータを
ビツト位置を変更して他方のバス上に送出する。
或は、ビツト順序を変更して他方のバス上に送出
する。或は、１組の交差点に、スイツチを２組以
上設ける、或は、同一バス上にある少なくとも２
組のスイツチが同時にオンすることにより、ビツ
トパターンの変更、上位ビツトと下位ビツトの入
れ替え、値の逓倍といつた操作をハードウエアを
追加、或は、演算回数を追加することなく行なう
ことができ、単位時間当りのデータ処理が大幅に
向上するという優れた効果を有するものである。

【図面の簡単な説明】

第１図Ａは本発明におけるデジタル信号処理回
路の一実施例のブロツク図、第１図Ｂ〜Ｋは第１
図ＡにおけるスイツチＳ_ijとして用いられるスイ
ツチのパタン図、第１図Ｌはデータ転送のタイミ
ング図、第２図Ａは本発明におけるデジタル信号
処理装置を電子楽器に応用した場合の一実施例の
ブロツク図、第２図Ｂはマイコンによるデータ転
送のタイミング図、第２図Ｃは本発明において用
いられている演算タイムスロツトを表わす図、第
３図は本発明における楽音発生部２−５の構成
図、第４図は楽音発生部２−５におけるＳＥＱ３
−２の詳細図、第５図は同じくＵＣＩＦ３−３の詳
細図、第６図は同じくＣＤＲ３−４の詳細図、第
７図は同じくメモリ３−５の詳細図、第８図は同
じくＦＡ３−６の詳細図、第９図Ａは同じく
ＭＰＬＹ３−７の詳細図、第９図ＢはＭＰＬＹ３−
７にて使用している乗算器９−１６の詳細図、第
１０図は楽音発生部２−５におけるＩ／Ｏ３−１
０の詳細図、第１１図は同じくＭＳＷ３−１１の
詳細図、第１２図はデータバンク２−６における
データフオーマツトを示す図、第１３図はデータ
バンク２−６におけるエンベロープデータのデー
タフオーマツトを示す図、第１４図は楽音発生部
２−５におけるノートクロツク発生の原理図、第
１５図は従来のデジタル信号処理装置のブロツク
図である。 １−１……プログラムカウンタ，１−２……
ＳＱＲＯＭ，１−３……命令デコーダ、１−４……
入出力装置、１−５……加算器、１−６〜１−９
……ＲＡＭ、１−１０……シフタ、１−１１……
乗算器、２−１……鍵盤、２−２……タブレツ
ト、２−３……効果スイツチ、２−４……マイコ
ン、２−５……楽音発生部、２−６……データバ
ンク、２−７……フイルタ、３−１……マスタク
ロツク、３−２……ＳＥＱ、３−３……ＵＣＩＦ、３
−４……ＣＤＲ、３−５……メモリ、３−６……
ＦＡ、３−７……ＭＰＬＹ、３−８……ＤＡＣ，３−
０……ＡＢＭ、３−１０……Ｉ／Ｏ、３−１１…
…ＭＳＷ。

Claims (1)

1. 【特許請求の範囲】 １ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向バスの少なくとも１組は複数個の
   バスラインから成り、上記第１のスイツチの少な
   くとも１組は複数個の小スイツチから成り、上記
   Ｘ方向バスと上記Ｙ方向バスとがマトリクス状に
   交差して形成する交差点のうち、上記バスの各々
   の組につき少なくとも２組以上の所定の交差点に
   上記第１のスイツチが設けられ、上記バスの少な
   くとも１組には定数を入力する第２のスイツチが
   設けられ、前記第１のスイツチの少なくとも１組
   が、該スイツチにより選択されるＸ方向バスとＹ
   方向バスの一方のバス上にあるデータの１部また
   は全部をビツト位置を変更して他方のバス上に送
   出する構造を有することを特徴とするデジタル信
   号処理装置。 ２ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向バスの少なくとも１組は複数個の
   バスラインから成り、上記第１のスイツチの少な
   くとも１組は複数個の小スイツチから成り、上記
   Ｘ方向バスと上記Ｙ方向バスとがマトリクス状に
   交差して形成する交差点のうち、上記バスの各々
   の組につき少なくとも２組以上の所定の交差点に
   上記第１のスイツチが設けられ、上記バスの少な
   くとも１組には定数を入力する第２のスイツチが
   設けられ、前記第１のスイツチの少なくとも１組
   が、該スイツチにより選択されるＸ方向バスとＹ
   方向バスの一方のバス上にあるデータの１部また
   は全部をビツト順序を変更して他方のバス上に送
   出する構造を有することを特徴とするデジタル信
   号処理装置。 ３ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向バスの少なくとも１組は複数個の
   バスラインから成り、上記第１のスイツチの少な
   くとも１組は複数個の小スイツチから成り、上記
   Ｘ方向バスと上記Ｙ方向バスとがマトリクス状に
   交差して形成する交差点のうち、上記バスの各々
   の組につき少なくとも２組以上の所定の交差点に
   上記第１のスイツチが設けられ、上記バスの少な
   くとも１組には定数を入力する第２のスイツチが
   設けられ、前記所定の交差点の少なくとも１組の
   交差点に、前記第１のスイツチが２組以上設けら
   れていることを特徴とするデジタル信号処理装
   置。 ４ 複数組のＸ方向バスと複数組のＹ方向バスと
   複数組の第１のスイツチを有し、上記Ｘ方向バス
   の少なくとも１組は複数個のバスラインから成
   り、上記Ｙ方向のバスの少なくとも１組は複数個
   のバスラインから成り、上記第１のスイツチの少
   なくとも１組は複数個の小スイツチから成り、上
   記Ｘ方向バスと上記Ｙ方向バスとがマトリクス状
   に交差して形成する交差点のうち、上記バスの
   各々の組につき少なくとも２組以上の所定の交差
   点に上記第１のスイツチが設けられ、上記バスの
   少なくとも１組には定数を入力する第２のスイツ
   チが設けられ、Ｘ方向またはＹ方向バス上にある
   前記第１のスイツチの少なくとも２組が同時にオ
   ンすることにより、該スイツチにより接続される
   複数組の他方向バスより、各バスのビットパター
   ンを混合して入力するようにした構造を有するこ
   とを特徴とするデジタル信号処理装置。