JPH028329B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は情報処理装置に関するものである。

〔発明の背景〕

従来技術の概略ブロツク図を第１図に示す。

従来は、アドレス情報を保持しているソースア
ドレスレジスタ、デステイネーシヨンアドレスレ
ジスタ及びストアアドレスレジスタからなるアド
レスレジスタ群から、そのアドレス情報の下位を
独立に保持し、制御装置を介しワークレジスタ群
の該当バイト位置のポイント、シフタのシフト数
の決定及びマイクロ命令テストのテストマトリク
スへの入力となるカウンタ群（第１図ではカウン
タＡ及びカウンタＢ）のイニシヤライズを第１図
の如くの構成で行つていた。

即ち、制御装置を介して使用されるカウンタＡ
及びカウンタＢの内容は、それぞれソースアドレ
スレジスタの内容の下位及びデステイネーシヨン
アドレスレジスタの内容の下位をセツトされる。

このアドレスレジスタ群の内容からカウンタ群
の内容をイニシヤライズする方法は、アドレスレ
ジスタ群が制御装置の指示により直接セツトアツ
プされる場合も、ワークレジスタ群の内容をアド
レスレジスタ群に転送しセツトアツプされる場合
も同じ方法がとられていた。

ワークレジスタ群の内容でカウンタ群の内容を
イニシヤライズする手順例は、まずワークレジス
タ群の所定のワークレジスタ（例えばワークレジ
スタＡ）の内容をセレクタSIに読出し、それをア
ドレスレジスタ群の所定のアドレスレジスタ（例
えばソースアドレスレジスタ）に転送しセツトす
る。その後所定のアドレスレジスタ（例えばソー
スアドレスレジスタ）の内容の下位を所定のカウ
ンタ（例えばカウンタＡ）に転送しセツトする方
法である。この手順では、まず所定のワークレジ
スタの内容を所定のアドレスレジスタに転送しセ
ツトするサイクルと、所定のアドレスレジスタの
内容の下位を所定のカウンタに転送しセツトする
サイクルの２サイクルを要し、所定のカウンタの
内容を制御装置が使用できるのは少なくとも所定
のワークレジスタにアドレス情報が確定した３サ
イクル目以降となる。

更に、転送信号線数を抑える必要上従来は、第
１図に示す通り、カウンタＡにセツトできる内容
はソースアドレスレジスタの下位及びカウンタＢ
にセツトできる内容はデステイネーシヨンアドレ
スレジスタの下位に限定される構成となつてお
り、ソースアドレスレジスタにセツトした内容で
カウンタＢをイニシヤライズすること及びデステ
イネーシヨンアドレスレジスタにセツトした内容
でカウンタＡをイニシヤライズすることは不可能
であつた。この制限により特にフアームウエア命
令の処理に於て、アドレスレジスタの内容とカウ
ンタの対応付けの為不要なオーバヘツドが出現し
ていた。

〔発明の目的〕

本発明の目的は、前記の如くの従来技術の問題
を除去した情報処理装置を提供することにある。

〔発明の概要〕

本発明は、前記の如くの問題点を除去するにあ
たり、特にフアームウエア命令等に於て所定のア
ドレスレジスタにセツトするアドレス情報の下位
が即座に命令処理上所定のカウンタに反映する必
要があるという点に着目し、所定のワークレジス
タの内容を所定のアドレスレジスタに転送する
際、同時に任意のカウンタに所定のワークレジス
タの内容の下位を転送しセツトすることにより、
カウンタのイニシヤライズを高速化したものであ
る。

〔発明の実施例〕

次に本発明の実施例につき図面を用いて詳細に
説明する。

第２図は本発明の一実施例である情報処理装置
のブロツク図である。

ワークレジスタＡ１は信号線１０を介してセレ
クタSI３の入力に接続されており、ワークレジス
タＢ２は信号線１１を介してセレクタSI３の入力
に接続されている。セレクタSI３は信号線１２を
介して、それぞれソースアドレスレジスタ４の入
力、デステイネーシヨンアドレスレジスタ５の入
力、ストアアドレスレジスタ６の入力、カウンタ
Ａ７の入力及びカウンタＢ８の入力に接続されて
いる。ソースアドレスレジスタ４は信号線１２に
よりセレクタSI３の出力と接続されており、更に
信号線１３を介してカウンタＡ７の入力に接続さ
れている。デステイネーシヨンアドレスレジスタ
５は信号線１２を介してセレクタSI３の出力と接
続されており、更に信号線１４を介してカウンタ
Ｂ８の入力に接続されている。ストアアドレスレ
ジスタ６は信号線１２を介してセレクタSI３の出
力と接続されており、更に信号線１５を介してカ
ウンタＢ８の入力に接続されている。

カウンタＡ７は信号線１２を介してセレクタSI
３の出力と接続されていると共に信号線１３を介
し、ソースアドレスレジスタ４の出力と接続さ
れ、更に信号線１６を介して制御装置９の入力に
接続されている。カウンタＢ８は信号線１２を介
しセレクタSI３の出力、信号線１４を介してデス
テイネーシヨンアドレスレジスタ５の出力及び信
号線１５を介してストアアドレスレジスタ６の出
力とそれぞれ接続されており、更に信号線１７を
介して制御装置９の入力と接続されている。

第１図に示すそれぞれの装置の間の情報転送
は、図示していないが全て制御装置９の指示によ
り独立に行われる。

次に本発明の動作について第２図を用いて説明
する。

ワークレジスタＡ１又はワークレジスタＢ２の
内容であるアドレス情報は、制御装置９の指示に
よりセレクタSI３によりどちらかを選択され信号
線１２に送出される。本例ではワークレジスタが
２個の例を説明している。信号線１２に送出され
たアドレス情報は、制御装置９の指示により所定
のアドレスレジスタ（ソースアドレスレジスタ
４、デステイネーシヨンアドレスレジスタ５又は
ストアアドレスレジスタ６のいずれか）にセツト
される。更に信号線１２に送出されたアドレス情
報の下位は、制御装置９の指示により所定のカウ
ンタ（カウンタＡ７又はカウンタＢ８のいずれ
か）にセツトされる。このアドレスレジスタへの
情報のセツト指示と、カウンタへの情報のセツト
指示は制御装置９の指示が独立しており、片方だ
けのセツト又は両方へのセツトが行える。従つて
アドレスレジスタへアドレス情報を転送しセツト
する動作と同一サイクルで同時にカウンタへのア
ドレス情報を転送しセツトする動作が実行できる
と共に、アドレスレジスタのみへのセツト及びカ
ウンタのみへのセツトも行える。

従来技術と同様にソースアドレスレジスタ４の
アドレス情報の下位から信号線１３を介して、制
御装置９の指示によりカウンタＡ７のセツトも行
え、同様にデステイネーシヨンアドレスレジスタ
５又はストアアドレスレジスタ６のアドレス情報
を信号線１４又は１５を介して、制御装置９の指
示によりカウンタＢ８のセツトも行える。

カウンタＡ７及びカウンタＢ８にセツトされた
内容は制御装置９に送られ、その状態が調べられ
る。

〔発明の効果〕

以上述べた如き構成及び動作により本発明にあ
つては以下の如くの効果が得られる。

まず、アドレスレジスタへのアドレス情報の転
送とセツト及びカウンタへのアドレス情報の転送
及びセツトを同時に行うことができ、カウンタの
イニシヤライズの時期を早めることができ、命令
処理の性能を向上させることができる。

次に、任意のアドレスレジスタのセツトと共に
同一アドレス情報であれば任意のカウンタのセツ
トを選択することができ、アドレスレジスタ及び
カウンタの使途に関する可用性が向上できる。

次に、アドレスレジスタにアドレス情報をセツ
トすることなく、アドレス情報を任意のカウンタ
にセツトでき、アドレスレジスタに不要なアドレ
ス情報をセツトする必要がなくなり、アドレスレ
ジスタの使途に関する可用性が向上できる。

【図面の簡単な説明】

第１図は従来技術の概略ブロツク図、第２図は
本発明の一実施例を示すブロツク図である。 １……ワークレジスタＡ、２……ワークレジス
タＢ、３……セレクタSI、４……ソースアドレス
レジスタ、５……デステイネーシヨンアドレスレ
ジスタ、６……ストアアドレスレジスタ、７……
カウンタＡ、８……カウンタＢ、９……制御装
置。

Claims (1)

【特許請求の範囲】
1. １ 演算数を保持するワークレジスタ群と、前記
   ワークレジスタ群からのデータを受信しメモリに
   対するアクセスアドレスを保持するアドレスレジ
   スタ群と、前記アドレスレジスタ群の下位からの
   データを受信しアドレス情報の下位を保持するカ
   ウンタ群を有し、前記カウンタ群と前記ワークレ
   ジスタ群の下位とを前記アドレスレジスタ群を介
   さずに接続する接続線を設け、前記カウンタ群の
   データセツトを前記アドレスレジスタ群の内容か
   ら行えると共に前記ワークレジスタ群の内容から
   も行えるようにしたことを特徴とする情報処理装
   置。