JPH0359723A - 分岐ヒストリテーブル制御方式 - Google Patents
分岐ヒストリテーブル制御方式Info
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- JPH0359723A JPH0359723A JP1194292A JP19429289A JPH0359723A JP H0359723 A JPH0359723 A JP H0359723A JP 1194292 A JP1194292 A JP 1194292A JP 19429289 A JP19429289 A JP 19429289A JP H0359723 A JPH0359723 A JP H0359723A
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- JP
- Japan
- Prior art keywords
- address
- branch
- virtual space
- branch instruction
- history table
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3844—Speculative instruction execution using dynamic branch prediction, e.g. using branch history tables
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/655—Same page detection
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、分岐ヒストリテーブルを備えると共に、仮想
記憶方式を用いるゲータ処理装置において、分岐ヒスト
リテーブルの記憶状況を制御する方式に関するものであ
る。
記憶方式を用いるゲータ処理装置において、分岐ヒスト
リテーブルの記憶状況を制御する方式に関するものであ
る。
分岐ヒストリテーブルを用いるデータ処理装置は、例え
ば特公昭５０−２２３８４号公報によう開示されて＞ｐ
、現在ば各種のデータ処理装置において分岐ヒストリテ
ーブルが採用されている。
ば特公昭５０−２２３８４号公報によう開示されて＞ｐ
、現在ば各種のデータ処理装置において分岐ヒストリテ
ーブルが採用されている。
また、仮想記憶方式を用いるデータ処理装置においては
、第２図に示すとおシ、仮想空間番号２）よび相対仮想
アドレス３によう構成し、仮想空間番号２に上位ビット
を、相対仮想アドレス３に下位ビットを充当しておシ、
分岐ヒストリテーブルへ相対仮想アドレス３に相当する
分岐命令のアドレスと、これに応する同様な分岐先のア
ドレスとのみを記憶させるものとなっている。
、第２図に示すとおシ、仮想空間番号２）よび相対仮想
アドレス３によう構成し、仮想空間番号２に上位ビット
を、相対仮想アドレス３に下位ビットを充当しておシ、
分岐ヒストリテーブルへ相対仮想アドレス３に相当する
分岐命令のアドレスと、これに応する同様な分岐先のア
ドレスとのみを記憶させるものとなっている。
しかし、分岐命令と分岐先との各アドレスに付加されて
いる仮想空間番号が異なれば、各アドレスの仮想空間も
各個別のものとなるため、Ｏ８の処理中に以前存在した
仮想空間が消滅した場合等では、分岐ヒストリテーブル
中に存在するアドレスを実行しようとしても、これの仮
想空間が消滅していれば、これによる分岐命令が実行不
能となり１オーバヘツドが発生する欠点を生じている。
いる仮想空間番号が異なれば、各アドレスの仮想空間も
各個別のものとなるため、Ｏ８の処理中に以前存在した
仮想空間が消滅した場合等では、分岐ヒストリテーブル
中に存在するアドレスを実行しようとしても、これの仮
想空間が消滅していれば、これによる分岐命令が実行不
能となり１オーバヘツドが発生する欠点を生じている。
前述の課題を解決するため、本発明はつぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、上述の分岐ヒストリテーブルを記憶するメモ
リを備え、かつ、仮想記憶方式を用いるデータ処理装置
において、仮想空間番号を含む分岐命令のアドレスを保
持する第１のレジスタと、分岐用の仮想空間番号を含む
分岐先のアドレスを保持する第２のレジスタと、第１お
よび第２のレジスタにより各個に保持された各仮想空間
番号を比較する比較手段と、これによる比較結果が一致
したときメモリに対し分岐ヒストリテーブルの記憶を許
容する制御手段とを設けたものである。
リを備え、かつ、仮想記憶方式を用いるデータ処理装置
において、仮想空間番号を含む分岐命令のアドレスを保
持する第１のレジスタと、分岐用の仮想空間番号を含む
分岐先のアドレスを保持する第２のレジスタと、第１お
よび第２のレジスタにより各個に保持された各仮想空間
番号を比較する比較手段と、これによる比較結果が一致
したときメモリに対し分岐ヒストリテーブルの記憶を許
容する制御手段とを設けたものである。
したがって、分岐命令と分岐先との各アドレスに付加さ
れている仮想空間番号が一致しているときにのみ、メモ
リにより分岐ヒストリテーブルとして各アドレスが記憶
されるため、仮想空間番号の不一致による分岐命令の実
行不能が排除される。
れている仮想空間番号が一致しているときにのみ、メモ
リにより分岐ヒストリテーブルとして各アドレスが記憶
されるため、仮想空間番号の不一致による分岐命令の実
行不能が排除される。
以下、実施例を示す第１図のブロック図によって本発明
の詳細な説明する。
の詳細な説明する。
同図においては、命令制御装置（以下、ＩＦＣ）１１か
らの読出／書込信号・Ｒ／Ｗが書込フラグ・７リツプフ
ロツプ回路（以下、■Ｆ）１２へ与えられ、書込時にこ
れがセット、読出時にはこれがリセットされるものとな
っている一方、アドレス生成回路（以下、ＡＤＣ） １
３からの命令読出アドレス／分岐命令アドレス・ＲＡ／
ＷＡ 、 ＆よび、分岐先アドレスＤＡが命令アドレス
レジスタ（以下、ＩＡＲ）１４および分岐先アドレスレ
ジスタ（以下、ＤＡＲ）１５へ各個に与えられ、書込時
には、仮想空間番号を含む分岐命令アドレスＷＡ、ｔ？
よび、これに応する分岐用の仮想空間番号を含む分岐先
アドレスＤＡがＩＡＲ１４およびＤＡＲｌ５により各個
に保持されるものと々っている。
らの読出／書込信号・Ｒ／Ｗが書込フラグ・７リツプフ
ロツプ回路（以下、■Ｆ）１２へ与えられ、書込時にこ
れがセット、読出時にはこれがリセットされるものとな
っている一方、アドレス生成回路（以下、ＡＤＣ） １
３からの命令読出アドレス／分岐命令アドレス・ＲＡ／
ＷＡ 、 ＆よび、分岐先アドレスＤＡが命令アドレス
レジスタ（以下、ＩＡＲ）１４および分岐先アドレスレ
ジスタ（以下、ＤＡＲ）１５へ各個に与えられ、書込時
には、仮想空間番号を含む分岐命令アドレスＷＡ、ｔ？
よび、これに応する分岐用の仮想空間番号を含む分岐先
アドレスＤＡがＩＡＲ１４およびＤＡＲｌ５により各個
に保持されるものと々っている。
ＩＡＲ１４、ＤＡＲｌ ５により各個に保持された各仮
想空間番号は、仮想空間番号比較器（以下、ＷＳＣ）１
６により比較され、この結果が一致するときはＷＳＣ１
６の比較出力が「１」となシ、これがにのゲート１７へ
与えられ、このときＷＥＦｌ２の出力も「１」となって
いるため、同ゲート１７の出力が「１」となって分岐命
令メモリ（以下、ＩＡＡ）１８および分岐先メモリ（以
下、ＤＡＡ ） １９へ与えられ、これらを書込許容状
態とし、ＩＡＲ１４の分岐命令アドレスＷＡ中の下位ビ
ットによう指定されるアドレスへ、これの上位ビットお
よびＤＡＲｌ ５の分岐先アドレスＤＡを分岐ヒストリ
テーブルとして工ＡＡ１８ 、 ＤＡＡ４９により、互
いに対応して記憶させる。
想空間番号は、仮想空間番号比較器（以下、ＷＳＣ）１
６により比較され、この結果が一致するときはＷＳＣ１
６の比較出力が「１」となシ、これがにのゲート１７へ
与えられ、このときＷＥＦｌ２の出力も「１」となって
いるため、同ゲート１７の出力が「１」となって分岐命
令メモリ（以下、ＩＡＡ）１８および分岐先メモリ（以
下、ＤＡＡ ） １９へ与えられ、これらを書込許容状
態とし、ＩＡＲ１４の分岐命令アドレスＷＡ中の下位ビ
ットによう指定されるアドレスへ、これの上位ビットお
よびＤＡＲｌ ５の分岐先アドレスＤＡを分岐ヒストリ
テーブルとして工ＡＡ１８ 、 ＤＡＡ４９により、互
いに対応して記憶させる。
また、にのゲート１７の出力は、インバータ（以下、Ｉ
ＮＶ ）２０により ｒＯＪとなシ、これによってＭ
Ｏゲート２１の出力をｒＯＪとし、分岐禁止フラグ・７
リツプフロツプ回路（以下、ＢＨＦ）２２をリセットす
るため、これの出力ｒＯＪが命令読出禁止信号としてＩ
ＦＣｌｌへ与えられる。
ＮＶ ）２０により ｒＯＪとなシ、これによってＭ
Ｏゲート２１の出力をｒＯＪとし、分岐禁止フラグ・７
リツプフロツプ回路（以下、ＢＨＦ）２２をリセットす
るため、これの出力ｒＯＪが命令読出禁止信号としてＩ
ＦＣｌｌへ与えられる。
以上によう分岐命令アドレスＷＡおよび分岐先アドレス
ＤＡの記憶が終了すると、ＩＦＣｌｌが信号Ｒ／Ｗを読
出０ｒＯＪとするため、ＷＥＦｌ ２ カＩ）セットさ
れてその出力がｒＯＪとなり、ＡＮＤゲート１７の出力
が「Ｏ」へ転すると共に、ｌＮＶ２Ｏの出力は「１」と
なるため、ＡＮＤゲート２１がオン状態となる。
ＤＡの記憶が終了すると、ＩＦＣｌｌが信号Ｒ／Ｗを読
出０ｒＯＪとするため、ＷＥＦｌ ２ カＩ）セットさ
れてその出力がｒＯＪとなり、ＡＮＤゲート１７の出力
が「Ｏ」へ転すると共に、ｌＮＶ２Ｏの出力は「１」と
なるため、ＡＮＤゲート２１がオン状態となる。
ついで、ＡＤＣ１３から命令読出アドレスＲＡが与えら
れると、これがＩＡＲ１４により保持されたうえ、これ
の下位ビットがＩＡＡ１８およびＤＡＡ１９の読出アド
レスとして与えられるため、このアドレスから各々の内
容が読出され、ＩＡＡ１８の内容は命令アドレス比較器
（以下、ＩＡＣ）２３へ与えられる一方、ＤＡＡ１９か
らの分岐先アドレスは予測分岐先アドレスレジスタ（以
下、ＰＤＡＲ）２４によう保持され、これがＡＤＣ１３
へ送出される。
れると、これがＩＡＲ１４により保持されたうえ、これ
の下位ビットがＩＡＡ１８およびＤＡＡ１９の読出アド
レスとして与えられるため、このアドレスから各々の内
容が読出され、ＩＡＡ１８の内容は命令アドレス比較器
（以下、ＩＡＣ）２３へ与えられる一方、ＤＡＡ１９か
らの分岐先アドレスは予測分岐先アドレスレジスタ（以
下、ＰＤＡＲ）２４によう保持され、これがＡＤＣ１３
へ送出される。
ただし、このときＩＡＣ２３がＩＡＲ１４の上位ビット
とＩＡＡ１８からの内容とを比較しており１一致すれば
比較出力を「１」とするため、これに応じてＭＯゲート
２１の出力が「１」へ転じ、ＢＨＦ２２をセットしてそ
の出力を「１」とし、これを読出有効信号としてＩＦＣ
ｌｌへ与える。
とＩＡＡ１８からの内容とを比較しており１一致すれば
比較出力を「１」とするため、これに応じてＭＯゲート
２１の出力が「１」へ転じ、ＢＨＦ２２をセットしてそ
の出力を「１」とし、これを読出有効信号としてＩＦＣ
ｌｌへ与える。
したがって、ＩＡＡ１８およびＤＡＡ１９への書込に際
しては、両アドレスＷＡ、ＤＡの仮想空間番号が一致し
ていることをＷＳＣｌＢによりチェックし、これの一致
を前提として記憶がなされ、ＩＡＡ４８゜ＤＡＡ１９に
より両アドレスＷＡ、ＤＡの履歴が分岐ヒストリテーブ
ルとして記憶されると共に、読出に際しては、ＬＡＲ１
４からの上位ビットによる命令アドレスＷＡと、すでに
ＩＡＡ１８により記憶され、かつ、読出された命令アド
レスとの一致がＩＡＣ２３によりチェックされ、これの
一致に応じてＰＤＡＲ２４からの分岐先アドレスが有効
となシ、仮想空間番号の不一致による分岐命令の実行不
能が完全に排除される。
しては、両アドレスＷＡ、ＤＡの仮想空間番号が一致し
ていることをＷＳＣｌＢによりチェックし、これの一致
を前提として記憶がなされ、ＩＡＡ４８゜ＤＡＡ１９に
より両アドレスＷＡ、ＤＡの履歴が分岐ヒストリテーブ
ルとして記憶されると共に、読出に際しては、ＬＡＲ１
４からの上位ビットによる命令アドレスＷＡと、すでに
ＩＡＡ１８により記憶され、かつ、読出された命令アド
レスとの一致がＩＡＣ２３によりチェックされ、これの
一致に応じてＰＤＡＲ２４からの分岐先アドレスが有効
となシ、仮想空間番号の不一致による分岐命令の実行不
能が完全に排除される。
以上の説明により明らか々とおシ本発明によれば、分岐
命令のアドレスと分岐先のアドレスとに各々付加されて
いる仮想空間番号を比較し、これの一致に応じて各アド
レスを分岐ヒストリテーブルとして記憶するものとした
ことによう、仮想空間番号の不一致に基づく分岐命令の
実行不能が完全に排除され、オーバヘッドを生ぜず、分
岐ヒストリテーブルおよび仮想記憶方式を用いる各種の
データ処理装置において顕著々効果が得られる。
命令のアドレスと分岐先のアドレスとに各々付加されて
いる仮想空間番号を比較し、これの一致に応じて各アド
レスを分岐ヒストリテーブルとして記憶するものとした
ことによう、仮想空間番号の不一致に基づく分岐命令の
実行不能が完全に排除され、オーバヘッドを生ぜず、分
岐ヒストリテーブルおよび仮想記憶方式を用いる各種の
データ処理装置において顕著々効果が得られる。
第１図は本発明の実施例を示すブロック図、第２図は仮
想アドレスの構成を示す図である。 １４・・・・命令アドレスレジスタ、１５・・・・分岐
先アドレスレジスタ、１６・・・・仮想空間番号比較器
、１７・・・・ＡＮＤゲート、１８・・・・分岐命令メ
モリ、１９◆・・・分岐先メモリ。
想アドレスの構成を示す図である。 １４・・・・命令アドレスレジスタ、１５・・・・分岐
先アドレスレジスタ、１６・・・・仮想空間番号比較器
、１７・・・・ＡＮＤゲート、１８・・・・分岐命令メ
モリ、１９◆・・・分岐先メモリ。
Claims (1)
- 分岐命令のアドレスと該分岐命令に応する分岐先のアド
レスとを互いに対応させ分岐ヒストリテーブルとして記
憶するメモリを備え、かつ、仮想記憶方式を用いるデー
タ処理装置において、仮想空間番号を含む前記分岐命令
のアドレスを保持する第１のレジスタと、分岐用の前記
仮想空間番号を含む前記分岐先のアドレスを保持する第
２のレジスタと、前記第１および第２のレジスタにより
各個に保持された各仮想空間番号を比較する比較手段と
、該手段による比較結果が一致したとき前記メモリに対
し分岐ヒストリテーブルの記憶を許容する制御手段とを
設けたことを特徴とする分岐ヒストリテーブル制御方式
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194292A JP2508280B2 (ja) | 1989-07-28 | 1989-07-28 | 分岐ヒストリテ―ブル制御方式 |
| US08/102,501 US5345571A (en) | 1989-07-28 | 1993-08-05 | System for controlling branch history table |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194292A JP2508280B2 (ja) | 1989-07-28 | 1989-07-28 | 分岐ヒストリテ―ブル制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0359723A true JPH0359723A (ja) | 1991-03-14 |
| JP2508280B2 JP2508280B2 (ja) | 1996-06-19 |
Family
ID=16322169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194292A Expired - Fee Related JP2508280B2 (ja) | 1989-07-28 | 1989-07-28 | 分岐ヒストリテ―ブル制御方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5345571A (ja) |
| JP (1) | JP2508280B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5649097A (en) * | 1991-10-25 | 1997-07-15 | International Business Machines Corporation | Synchronizing a prediction RAM |
| US5434985A (en) * | 1992-08-11 | 1995-07-18 | International Business Machines Corporation | Simultaneous prediction of multiple branches for superscalar processing |
| JP2801135B2 (ja) * | 1993-11-26 | 1998-09-21 | 富士通株式会社 | パイプラインプロセッサの命令読み出し方法及び命令読み出し装置 |
| US5822577A (en) * | 1996-05-01 | 1998-10-13 | International Business Machines Corporation | Context oriented branch history table |
| JP3626609B2 (ja) * | 1998-10-30 | 2005-03-09 | 日本電気株式会社 | マルチプロセッサシステム |
| US9866446B2 (en) * | 2013-08-26 | 2018-01-09 | Akarsh Belagodu | Data retrieval system |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3559183A (en) * | 1968-02-29 | 1971-01-26 | Ibm | Instruction sequence control |
| DE3382350D1 (de) * | 1982-11-17 | 1991-08-29 | Nec Corp | Anordnung zum vorabholen von befehlen mit vorhersage einer verzweigungszieladresse. |
| US4764861A (en) * | 1984-02-08 | 1988-08-16 | Nec Corporation | Instruction fpefetching device with prediction of a branch destination for each branch count instruction |
| US4679141A (en) * | 1985-04-29 | 1987-07-07 | International Business Machines Corporation | Pageable branch history table |
| US4763245A (en) * | 1985-10-30 | 1988-08-09 | International Business Machines Corporation | Branch prediction mechanism in which a branch history table is updated using an operand sensitive branch table |
| DE3752100T2 (de) * | 1986-01-07 | 1997-12-11 | Nippon Electric Co | Befehlsvorabrufgerät mit einer Schaltung zum Prüfen der Vorhersage eines Verzweigungsbefehls vor seiner Ausführung |
| EP0258453B1 (en) * | 1986-02-28 | 1993-05-19 | Nec Corporation | Instruction prefetch control apparatus |
| US5175827A (en) * | 1987-01-22 | 1992-12-29 | Nec Corporation | Branch history table write control system to prevent looping branch instructions from writing more than once into a branch history table |
| JP2722523B2 (ja) * | 1988-09-21 | 1998-03-04 | 日本電気株式会社 | 命令先取り装置 |
-
1989
- 1989-07-28 JP JP1194292A patent/JP2508280B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-05 US US08/102,501 patent/US5345571A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508280B2 (ja) | 1996-06-19 |
| US5345571A (en) | 1994-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |