JPH0283632A - シングルチップマイクロコンピュータ - Google Patents
シングルチップマイクロコンピュータInfo
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- JPH0283632A JPH0283632A JP63237016A JP23701688A JPH0283632A JP H0283632 A JPH0283632 A JP H0283632A JP 63237016 A JP63237016 A JP 63237016A JP 23701688 A JP23701688 A JP 23701688A JP H0283632 A JPH0283632 A JP H0283632A
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- 238000012545 processing Methods 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims description 2
- 238000011161 development Methods 0.000 abstract description 6
- 238000012546 transfer Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000011156 evaluation Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、各種の周辺ノ・−ドウエアを内蔵したシング
ルチップマイクロコンピュータ上で実行すれるプログラ
ムを開発するためのプログラム開発用チップに関する。
ルチップマイクロコンピュータ上で実行すれるプログラ
ムを開発するためのプログラム開発用チップに関する。
近年、シングルチップマイクロコンピュータの応用範囲
が広がるにつれて、さまざまな応用分野に適応したシン
グルチップマイクロコンピュータの開発が行われている
。
が広がるにつれて、さまざまな応用分野に適応したシン
グルチップマイクロコンピュータの開発が行われている
。
一般に、シングルチップマイクロコンピュータ上で動作
するプログラムの開発は、フロクラムの実行動作をシン
グルチップマイクロコンピュータと同一に行なう事がで
き、且つ、プログラムが所定のフローに従って動作して
いるかを確認するために、ある特定アドレスでのプログ
ラム実行の中断機能（以下ブレーク機能と記す。）、そ
の時のメモリ内容の読み出し及び変更機能等のプログラ
ムのデパックを容易に行なえるような機能をもつプログ
ラム開発支援ツール（以下ＩＥと記す。）が用いられる
。ＩＥ上でこの様な機能を実現するために、通常のシン
グルチップマイクロコンピュタの機能に内部ステータス
の出力等のＩＥ用の機能を付加したプログラム開発用の
シングルチップマイクロコンピュータ（以下、エバチッ
プ外部す。）が用いられる。
するプログラムの開発は、フロクラムの実行動作をシン
グルチップマイクロコンピュータと同一に行なう事がで
き、且つ、プログラムが所定のフローに従って動作して
いるかを確認するために、ある特定アドレスでのプログ
ラム実行の中断機能（以下ブレーク機能と記す。）、そ
の時のメモリ内容の読み出し及び変更機能等のプログラ
ムのデパックを容易に行なえるような機能をもつプログ
ラム開発支援ツール（以下ＩＥと記す。）が用いられる
。ＩＥ上でこの様な機能を実現するために、通常のシン
グルチップマイクロコンピュタの機能に内部ステータス
の出力等のＩＥ用の機能を付加したプログラム開発用の
シングルチップマイクロコンピュータ（以下、エバチッ
プ外部す。）が用いられる。
シングルチップマイクロコンピュータは、フログラムの
制御に基づいてデータ処理を行うＣＰＵと、タイマカウ
ンタ、Ａ／Ｄコンバータ、シリアルインターフェース等
の周辺装置から構成されており、シングルチップマイク
ロコンピュータの応用分野はシングルチップマイクロコ
ンピュータが内蔵する周辺装置の種類と機能により決定
される。
制御に基づいてデータ処理を行うＣＰＵと、タイマカウ
ンタ、Ａ／Ｄコンバータ、シリアルインターフェース等
の周辺装置から構成されており、シングルチップマイク
ロコンピュータの応用分野はシングルチップマイクロコ
ンピュータが内蔵する周辺装置の種類と機能により決定
される。
このため、同一のＣＰＵを用い、周辺装置を各応用分野
に最適なものに変更した、シングルチップマイクロコン
ピュータを開発することにより、各応用分野への製品展
開を行うことが多い。
に最適なものに変更した、シングルチップマイクロコン
ピュータを開発することにより、各応用分野への製品展
開を行うことが多い。
この結果、各応用分野ごとにシングルチップマイクロコ
ンピュータを開発する場合には、周辺装置のみの相違に
もかかわらず、対応するエバチップを個別に開発する必
要がある。
ンピュータを開発する場合には、周辺装置のみの相違に
もかかわらず、対応するエバチップを個別に開発する必
要がある。
以上述べたように、ＣＰＵは同一で周辺機能のみが異な
る場合でも、各応用分野に最適なシングルチップマイク
ロコンピュータをそれぞれ独立に開発する場合には、こ
れに対応するエバチップを開発する必要があるため、開
発に費やされる人的資源や経済的負担が大きくなるとい
う欠点がある。
る場合でも、各応用分野に最適なシングルチップマイク
ロコンピュータをそれぞれ独立に開発する場合には、こ
れに対応するエバチップを開発する必要があるため、開
発に費やされる人的資源や経済的負担が大きくなるとい
う欠点がある。
本発明によるシングルチップマイクロコンピュータは、
ＣＰＵと複数の周辺装置を単一半導体基盤上に集積して
おり、複数の周辺装置はそれぞれ周辺選択信号を有し、
周辺選択信号の値に応じてＣＰＵによる書き込み読み出
し処理を制御し選択判別信号を出力する周辺選択手段と
、周辺選択信号の値に応じて周辺装置が出力する割込み
要求信号と外部入力信号を選択しＣＰＵに出力する信号
選択手段と、選択判別信号の制御によりシングルチップ
マイクロコンピュータ外部の周辺装置とＣＰＵ間でデー
タ転送を行う入出力手段を有していることを特徴とする
。
ＣＰＵと複数の周辺装置を単一半導体基盤上に集積して
おり、複数の周辺装置はそれぞれ周辺選択信号を有し、
周辺選択信号の値に応じてＣＰＵによる書き込み読み出
し処理を制御し選択判別信号を出力する周辺選択手段と
、周辺選択信号の値に応じて周辺装置が出力する割込み
要求信号と外部入力信号を選択しＣＰＵに出力する信号
選択手段と、選択判別信号の制御によりシングルチップ
マイクロコンピュータ外部の周辺装置とＣＰＵ間でデー
タ転送を行う入出力手段を有していることを特徴とする
。
すなわち、本発明に基づくエバチップは、ＣＰＵと各種
周辺装置を内蔵し、エバチップ外部の周辺装置とデータ
の入出力を行う機能を持つと共に、周辺選択信号により
必要な周辺装置のみを選択し、必要とされない周辺装置
が出力する割込み要求信号をエバチップ外部の周辺装置
からの割込み要求信号と切り換える機能を有している。
周辺装置を内蔵し、エバチップ外部の周辺装置とデータ
の入出力を行う機能を持つと共に、周辺選択信号により
必要な周辺装置のみを選択し、必要とされない周辺装置
が出力する割込み要求信号をエバチップ外部の周辺装置
からの割込み要求信号と切り換える機能を有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
エバチップ１００は、プログラムの制御に基づきデータ
の処理を行うＣＰＵｌ０Ｉと、タイマカウンタ、シリア
ルインターフェースなどの周辺装置である５ＦＲＡＩＯ
２，５ＦＲＢＩ Ｏ３と、エバチップ１００とチップ外
部の周辺装置とのインターフェース回路である５ＦＲＩ
Ｆ１０５、割込み要求切り替回路（以下、ＩＮＴＳＥＬ
と記す。）１０６を含み、ＣＰＵ １０１．５ＦＲＡ１
０２゜５ＦＲＢ１０３，５ＦＲＩＦ１０５は、ＳＦＲバ
ス１０７で相互に接続されている。
の処理を行うＣＰＵｌ０Ｉと、タイマカウンタ、シリア
ルインターフェースなどの周辺装置である５ＦＲＡＩＯ
２，５ＦＲＢＩ Ｏ３と、エバチップ１００とチップ外
部の周辺装置とのインターフェース回路である５ＦＲＩ
Ｆ１０５、割込み要求切り替回路（以下、ＩＮＴＳＥＬ
と記す。）１０６を含み、ＣＰＵ １０１．５ＦＲＡ１
０２゜５ＦＲＢ１０３，５ＦＲＩＦ１０５は、ＳＦＲバ
ス１０７で相互に接続されている。
＄ＦＲ工Ｆ１０５は、チップ外部にＦＲＤ信号１１０、
ＦＷＲ信号１１１．ＦＡＬＥ信号１１２を出力し、ＦＡ
Ｄバス１０８を経由してチ、７ブ外部の周辺装置とデー
タの入出力を行う。
ＦＷＲ信号１１１．ＦＡＬＥ信号１１２を出力し、ＦＡ
Ｄバス１０８を経由してチ、７ブ外部の周辺装置とデー
タの入出力を行う。
ＣＰＵ １０１からは周辺装置５ＦＲＡＩ Ｏ２゜５Ｆ
ＲＥ１０３にリード制御信号として５ＦＲＲＤ信号線１
１３、ライト制御信号として５ＦＲＷＲ信号線１１４、
及びＳＦＲバス１０７上のアドレス情報のラッチタイミ
ングを指定する５ＦＲＡＬＥ信号１１５が出力されてい
る。
ＲＥ１０３にリード制御信号として５ＦＲＲＤ信号線１
１３、ライト制御信号として５ＦＲＷＲ信号線１１４、
及びＳＦＲバス１０７上のアドレス情報のラッチタイミ
ングを指定する５ＦＲＡＬＥ信号１１５が出力されてい
る。
５ＦＲＡＩ０２，５ＦＲＢＩＯ３は５ＦＲＩＦ１０５に
対し、自身が選択されているかを示す選択判別信号１１
６，１１７を出力し、ＩＮＴＳＥＬ１０６に対しては、
タイマカウンタのオーバーフロー、シリアル送受信の終
了等に伴う、割込み要求信号１１８，１１９ （以下、
それぞれＩ ＮＴＡ。
対し、自身が選択されているかを示す選択判別信号１１
６，１１７を出力し、ＩＮＴＳＥＬ１０６に対しては、
タイマカウンタのオーバーフロー、シリアル送受信の終
了等に伴う、割込み要求信号１１８，１１９ （以下、
それぞれＩ ＮＴＡ。
Ｉ Ｎ Ｔ Ｂと記す。）を出力している。
また、エバチップ１００の外部から、割込み要求信号１
２０，１．２１（以下、それぞれＥＩＮＴＡ。
２０，１．２１（以下、それぞれＥＩＮＴＡ。
ＥＩＮＴＢと記す。）がＩＮＴＳＥＬ１０６に、周辺選
択信号１２２，１２３が５ＦＲＡＩＱ２゜５ＦＲＢ１０
３とＩＮＴＳＥＬ１０６に入力している。
択信号１２２，１２３が５ＦＲＡＩＱ２゜５ＦＲＢ１０
３とＩＮＴＳＥＬ１０６に入力している。
また、ＩＮＴＳＥＬｌ ０６は、ＣＰＵｌ０Ｉに対し、
割込み要求信号１２４，１２５ （以下、それぞれ工Ｎ
ＴＲＱＡ、ＩＮＴＲＱＢと記す。）を出力している。
割込み要求信号１２４，１２５ （以下、それぞれ工Ｎ
ＴＲＱＡ、ＩＮＴＲＱＢと記す。）を出力している。
次に、周辺装置５ＦＲＡＩＯ２，５ＦＲＢ１０３の詳細
な構成を説明する。５ＦＲＡ１０２と５ＦＲＢ１０３は
類似構成のため、ここでは、５ＦＲＡ１０２を例に第２
図を用いて説明する。
な構成を説明する。５ＦＲＡ１０２と５ＦＲＢ１０３は
類似構成のため、ここでは、５ＦＲＡ１０２を例に第２
図を用いて説明する。
アドレス判別回路１３０は、ＳＦＲバス１０７上に出力
された、周辺アドレス情報と予め設定されている自身の
アドレス値を比較し、一致した場合は１をその他の場合
はＯを第１のＡＮＤゲート１３１に出力する。
された、周辺アドレス情報と予め設定されている自身の
アドレス値を比較し、一致した場合は１をその他の場合
はＯを第１のＡＮＤゲート１３１に出力する。
第１のＡＮＤゲート１３１では、アドレス判別回路１３
０の出力と周辺選択信号１２２との間で論理積をとり、
周辺選択信号１２２がアクティブであるｌの時は、アド
レス判別回路１３０の出力を有効にし、周辺選択信号１
２２がＯの時はアドレス判別回路１３０の出力にかかわ
らず常にＯを出力する。
０の出力と周辺選択信号１２２との間で論理積をとり、
周辺選択信号１２２がアクティブであるｌの時は、アド
レス判別回路１３０の出力を有効にし、周辺選択信号１
２２がＯの時はアドレス判別回路１３０の出力にかかわ
らず常にＯを出力する。
アドレスラッチ１３２は第１のＡＮＤケート１３１の出
力を５ＦＲＡＬＥ信号１１５に同期して取込み保持する
。アドレスラッチ１３２の出力は選択判別信号１１６と
して５ＦＲＩＦ１０５に出力さ九る。
力を５ＦＲＡＬＥ信号１１５に同期して取込み保持する
。アドレスラッチ１３２の出力は選択判別信号１１６と
して５ＦＲＩＦ１０５に出力さ九る。
第２のＡＮＤゲート１３３．第３のＡＮＤゲート１３４
はアドレスラッチ１３２の出力でそれぞれＳＦ１’ｌＤ
信号１１３，５ＦＲＷＲ信号１１４を選択し、アドレス
ラッチ１３２がアクティブパビの場合にはそれぞれ５Ｆ
ＲＲＤ信号１１３゜５ＦＲＷＲ信号１１４を有効にする
。
はアドレスラッチ１３２の出力でそれぞれＳＦ１’ｌＤ
信号１１３，５ＦＲＷＲ信号１１４を選択し、アドレス
ラッチ１３２がアクティブパビの場合にはそれぞれ５Ｆ
ＲＲＤ信号１１３゜５ＦＲＷＲ信号１１４を有効にする
。
この結果、周辺選択信号１２２がＯの時は、アドレスラ
ッチ１３２の出力は常に０となり、第２のＡＮＤケート
１３３．第３のＡＮＤゲート１３４は５ＦＲＲＤ信号１
１３，５ＦＲＷＲ信号１１４を選択せず、５ＦＲＡに対
するＣＰＵ １０１のアクセスは無効となる。
ッチ１３２の出力は常に０となり、第２のＡＮＤケート
１３３．第３のＡＮＤゲート１３４は５ＦＲＲＤ信号１
１３，５ＦＲＷＲ信号１１４を選択せず、５ＦＲＡに対
するＣＰＵ １０１のアクセスは無効となる。
次に、５ＦＲＩＦ１０５の詳細な構成を第３図を用いて
説明する。
説明する。
５ＦＲＡ１０２，５ＦＲＢ１０３から出力された選択判
別信号１１６，１１７は、ＮＯＲゲート１４０に入力し
ている。その出力が第４．第５．第６のＡＮＤゲート１
４１，１４２，１４３に入力してＦＲＤ信号１１０、Ｆ
ＷＲ信号１１１、ＦＡＬＥ信号１１２の制御を行う。
別信号１１６，１１７は、ＮＯＲゲート１４０に入力し
ている。その出力が第４．第５．第６のＡＮＤゲート１
４１，１４２，１４３に入力してＦＲＤ信号１１０、Ｆ
ＷＲ信号１１１、ＦＡＬＥ信号１１２の制御を行う。
また、第４のＡＮＤゲート１４１の出力であるＦＲＤ信
号１１０は、出力ドライバ１４４．入力ドライバ１４５
の制御を行い、ＦＲＤ信号１１０が′１″の時に入力ド
ライバ１４５は、○Ｎ状態となりＦＡＤバス１０８上の
データをＳＦＲバス１０７上に取込み、ＦＲＤ信号１１
０が＋＋ Ｏ＋＋ ノ時に出力ドライバ１４４がＯＮ状
態となりＳＦＲバス１０７上のデータをＳＡＤバス１０
８に出力する。
号１１０は、出力ドライバ１４４．入力ドライバ１４５
の制御を行い、ＦＲＤ信号１１０が′１″の時に入力ド
ライバ１４５は、○Ｎ状態となりＦＡＤバス１０８上の
データをＳＦＲバス１０７上に取込み、ＦＲＤ信号１１
０が＋＋ Ｏ＋＋ ノ時に出力ドライバ１４４がＯＮ状
態となりＳＦＲバス１０７上のデータをＳＡＤバス１０
８に出力する。
この結果、選択判別信号１１６，１１７が共に０の場合
、５ＦＲＩＦ１０５は、ＣＰＵｌ０Ｉが周辺装置へのデ
ータアクセスを行うと、エバチップ１００の外部とデー
タの転送処理を行う。
、５ＦＲＩＦ１０５は、ＣＰＵｌ０Ｉが周辺装置へのデ
ータアクセスを行うと、エバチップ１００の外部とデー
タの転送処理を行う。
次に、ＩＮＴＳＥＬ１０６の詳細な構成を第４図を用い
て説明する。
て説明する。
ＩＮＴＳＥＬＩ ０６は、５ＥＬＡＩ ５０，５ＥＬＢ
１５１からなる。
１５１からなる。
５ＥＬＡ１５０は、周辺選択信号１２２が°′１″’ノ
時ＩＮＴＡ１１８を、ｌｌｏ”の時ＥＩＮＴＡ１２０を
選択し、ＩＮＴＲＱＡｌ ２４として出力する。
時ＩＮＴＡ１１８を、ｌｌｏ”の時ＥＩＮＴＡ１２０を
選択し、ＩＮＴＲＱＡｌ ２４として出力する。
５ＥＬＢ １５１は、周辺選択信号１２３が°１″”の
時ＩＮＴＢ１１９を、′０″の時ＥＩＮＴＢ１２１を選
択し、ＩＮＴＲＱＥｌ ２５として出力する。
時ＩＮＴＢ１１９を、′０″の時ＥＩＮＴＢ１２１を選
択し、ＩＮＴＲＱＥｌ ２５として出力する。
第５図は、本発明に依るエバチップ１００を用イテ、エ
ミュレーションを行う場合のシステムの構成例である。
ミュレーションを行う場合のシステムの構成例である。
周辺チップ５ＦＲＣ１６０はエバチップ１ｏ。
の内蔵する周辺装置５ＦＲＡＩ Ｏ２，５ＦＲＢ １０
３とは異なる機能を持つ周辺装置を内蔵した集積回路で
ある。５ＦＲＣ１６０は、ＦＡＤバス１０８゜ＦＲＤ信
号１１０．ＦＷＲ信号１１１．ＦＡＬＥ信号１１２でエ
バチップ１００に接続されている。
３とは異なる機能を持つ周辺装置を内蔵した集積回路で
ある。５ＦＲＣ１６０は、ＦＡＤバス１０８゜ＦＲＤ信
号１１０．ＦＷＲ信号１１１．ＦＡＬＥ信号１１２でエ
バチップ１００に接続されている。
また、５ＦＲＣ１６０から出力される割込み要求信号は
、エバチップ１００のＥＩＮＴＢ信号１２１に接続して
いる。
、エバチップ１００のＥＩＮＴＢ信号１２１に接続して
いる。
次に、本実施例のエバチップを用いて、周辺装置５ＦＲ
Ａ１０２と、周辺チップ５ＦＲＣ１６０が内蔵する周辺
装置は内蔵するが、周辺装置５ＦＲＢ１０３は内蔵しな
いシングルチップマイクロコンピュータのエミュレーシ
ョンを行う場合の動作を説明する。
Ａ１０２と、周辺チップ５ＦＲＣ１６０が内蔵する周辺
装置は内蔵するが、周辺装置５ＦＲＢ１０３は内蔵しな
いシングルチップマイクロコンピュータのエミュレーシ
ョンを行う場合の動作を説明する。
第５図において、周辺選択信号１２２に１”を、周辺選
択信号１２３に“０°′を入力する。
択信号１２３に“０°′を入力する。
５ＦＲＢ１０３内の第１のＡＮＤゲート１３１は、周辺
選択信号１２３が“０″であるため、アドレス判別回路
１３０の出力にかかわらず常に０となる。このため、Ｃ
ＰＵｌ０Ｉが、５ＦＲＢに対するデータアクセスを行っ
た場合、選択判別信号１１６．１１７はともに０となり
、５ＦＲＩＦ１０５は、ＦＡＤバス１０８を介して、５
ＦＲ０１６０に対しデータ転送を行う。また、ＩＮＴＳ
ＥＬ１０６は、５ＦＲＡ１０２が出力するＩＮＴＡＩ
１ Ｂと５ＦＲＣ１６０に接続するＥＩＮＴＢ１２１を
選択し、ＣＰＵｌ０Ｉに対し出力する。この結果、第５
図のシステムで５ＦＲＡＩ Ｏ１と周辺装置５ＦＲＣを
もつ、シングルチップマイクロコンピュータと同一の動
作を行わせることができる。
選択信号１２３が“０″であるため、アドレス判別回路
１３０の出力にかかわらず常に０となる。このため、Ｃ
ＰＵｌ０Ｉが、５ＦＲＢに対するデータアクセスを行っ
た場合、選択判別信号１１６．１１７はともに０となり
、５ＦＲＩＦ１０５は、ＦＡＤバス１０８を介して、５
ＦＲ０１６０に対しデータ転送を行う。また、ＩＮＴＳ
ＥＬ１０６は、５ＦＲＡ１０２が出力するＩＮＴＡＩ
１ Ｂと５ＦＲＣ１６０に接続するＥＩＮＴＢ１２１を
選択し、ＣＰＵｌ０Ｉに対し出力する。この結果、第５
図のシステムで５ＦＲＡＩ Ｏ１と周辺装置５ＦＲＣを
もつ、シングルチップマイクロコンピュータと同一の動
作を行わせることができる。
以上述べた構成のエバチップを用い、周辺選択信号を操
作すると共に、エバチップ外部に新たな周辺装置を接続
することにより、新たなシングルチップマイクロコンピ
ュータに対するエミュレーションを行うことが可能とな
る。
作すると共に、エバチップ外部に新たな周辺装置を接続
することにより、新たなシングルチップマイクロコンピ
ュータに対するエミュレーションを行うことが可能とな
る。
次に、本発明の他の実施例について第６図を参照して説
明する。
明する。
前の実施例では周辺装置への選択信号をエバチップ外部
から入力しているのにだいし、本実施例ではエバチップ
内部に周辺装置選択用のモードレジスタを内蔵している
。
から入力しているのにだいし、本実施例ではエバチップ
内部に周辺装置選択用のモードレジスタを内蔵している
。
第６図は本実施例に基づくエバチップのブロック図であ
る。エバチップ２００は、周辺選択信号２２２．２２３
がエバチップ外部から入力しているかわりに、エバチッ
プ２００内部のモードレジスタ２２６から出力している
点以外は、第１の実施例の第１図と同じ構成である。
る。エバチップ２００は、周辺選択信号２２２．２２３
がエバチップ外部から入力しているかわりに、エバチッ
プ２００内部のモードレジスタ２２６から出力している
点以外は、第１の実施例の第１図と同じ構成である。
モードレジスタ２２６はＳＦＲバス１０７に接続されて
おり、ＣＰＵｌ０Ｉからは、５ＦＲＷＲ信号線１１４と
ＦＲＦＬＥ信号１１５が入力しており、命令によりＣＰ
Ｕｌ０Ｉより書き込むことにより、周辺選択信号２２２
，２２３を制御することが可能となっている。
おり、ＣＰＵｌ０Ｉからは、５ＦＲＷＲ信号線１１４と
ＦＲＦＬＥ信号１１５が入力しており、命令によりＣＰ
Ｕｌ０Ｉより書き込むことにより、周辺選択信号２２２
，２２３を制御することが可能となっている。
これにより、エバチップの立上げ時に、命令によりモー
ドレジスタ２２６の設定を行うことにより、周辺選択信
号２２２，２２３の値を制御し、その結果、必要な周辺
装置を選択し、エバチップ外部にエバチップでエミュレ
ーションを行うのに不足している周辺装置を接続するこ
とにより、第１の実施例と同様に、周辺装置のみが異な
るシングルチップマイクロコンピュータのエミュレーシ
ョンを行うことができる。
ドレジスタ２２６の設定を行うことにより、周辺選択信
号２２２，２２３の値を制御し、その結果、必要な周辺
装置を選択し、エバチップ外部にエバチップでエミュレ
ーションを行うのに不足している周辺装置を接続するこ
とにより、第１の実施例と同様に、周辺装置のみが異な
るシングルチップマイクロコンピュータのエミュレーシ
ョンを行うことができる。
以上述べた様に、本発明に基づくエバチップを用いるこ
とにより、周辺装置が異なるシングルチップマイクロコ
ンピュータに対しても、本エバチップが内蔵しない周辺
装置のみを含むチップのみを新規開発するだけで、エミ
ュレーションカ可能であるため、エバチップ開発に要す
る開発工数及び開発費用を最低限度にまで削減すること
ができる。
とにより、周辺装置が異なるシングルチップマイクロコ
ンピュータに対しても、本エバチップが内蔵しない周辺
装置のみを含むチップのみを新規開発するだけで、エミ
ュレーションカ可能であるため、エバチップ開発に要す
る開発工数及び開発費用を最低限度にまで削減すること
ができる。
第１図は本発明の一実施例を示すブロック図、第２図は
周辺装置のブロック図、第３図は第１図で示した５ＦＲ
ＩＦのブロック図、第４図は第１図に示したＩＮＴＳＥ
Ｌのブロック図、第５図は本発明に基づくエバチップを
用いたシステム構成例、第６図は本発明の他の実施例を
示すブロック図である。 １００・・・・・・エバチップ、１０１・・・・・・Ｃ
ＰＵ１１０２・・・・・・５ＦＲＡ、１０３・・・・・
・５ＦＲＢ、 １０５・・・・・・５ＦＲＩＦ、 １
０６・・・・・・ＩＮＴＳＥＬ、 １０７・・・・・
・ＳＦＲバス、１０８・・・・・・ＰＡＤバス、１１０
・・・・・・ＦＲＤ信号、１１１・・・・・・ＦＷＲ信
号、１１２・・・・・・ＦＡＬＥ信号、１１３・・・・
・・５ＦＲＲＤ信号線、１１４・・・・・・５ＦＲＷＲ
信号線、１１５・・・・・・５ＦＲＡＬＥ信号、１１６
，１１７・・・・・・選択判別信号、１１８・・・・・
ＩＮＴＡ、 １ １９・・・・・・ＩＮＴＢ、 １２
０・・・・・・ＥＩＮＴＡ、１２１・・・・・・ＥＩＮ
ＴＢ、１２２，１２３・・・・・・周辺選択信号、１２
４・・・・・・ＩＮＴＲＱＡ、１２５・・・・・ＩＮＴ
ＲＱＢｌ １３０・・・・・・アドレス判別回路、１３
１・・・・・・第１のＡＮＤゲート、１３２・・・・・
・アドレスラッチ、１３３・・・・・・第２のＡＮＤゲ
ー）、１３４・・・・・・第３のＡＮＤゲート、１４０
・・・・・・ＮＯＲゲート、１４１・・・・・・第４の
ＡＮＤゲート、１４２・・・・・・第５のＡＮＤゲート
、１４３・・・・・・第６のＡＮＤゲート、１４４・・
・・・・出力ドライバ、１４５・・・・・・入力ドライ
バ、１５０・・・・・・５ＥＬＡ、１５１・・・・・・
５ＥＬＢ。 １６０・・・・・・５ＦＲＣ１２００・・・・・・エバ
チップ、２２２．２２３・・・・・・周辺選択信号、モ
ードレジスタ。
周辺装置のブロック図、第３図は第１図で示した５ＦＲ
ＩＦのブロック図、第４図は第１図に示したＩＮＴＳＥ
Ｌのブロック図、第５図は本発明に基づくエバチップを
用いたシステム構成例、第６図は本発明の他の実施例を
示すブロック図である。 １００・・・・・・エバチップ、１０１・・・・・・Ｃ
ＰＵ１１０２・・・・・・５ＦＲＡ、１０３・・・・・
・５ＦＲＢ、 １０５・・・・・・５ＦＲＩＦ、 １
０６・・・・・・ＩＮＴＳＥＬ、 １０７・・・・・
・ＳＦＲバス、１０８・・・・・・ＰＡＤバス、１１０
・・・・・・ＦＲＤ信号、１１１・・・・・・ＦＷＲ信
号、１１２・・・・・・ＦＡＬＥ信号、１１３・・・・
・・５ＦＲＲＤ信号線、１１４・・・・・・５ＦＲＷＲ
信号線、１１５・・・・・・５ＦＲＡＬＥ信号、１１６
，１１７・・・・・・選択判別信号、１１８・・・・・
ＩＮＴＡ、 １ １９・・・・・・ＩＮＴＢ、 １２
０・・・・・・ＥＩＮＴＡ、１２１・・・・・・ＥＩＮ
ＴＢ、１２２，１２３・・・・・・周辺選択信号、１２
４・・・・・・ＩＮＴＲＱＡ、１２５・・・・・ＩＮＴ
ＲＱＢｌ １３０・・・・・・アドレス判別回路、１３
１・・・・・・第１のＡＮＤゲート、１３２・・・・・
・アドレスラッチ、１３３・・・・・・第２のＡＮＤゲ
ー）、１３４・・・・・・第３のＡＮＤゲート、１４０
・・・・・・ＮＯＲゲート、１４１・・・・・・第４の
ＡＮＤゲート、１４２・・・・・・第５のＡＮＤゲート
、１４３・・・・・・第６のＡＮＤゲート、１４４・・
・・・・出力ドライバ、１４５・・・・・・入力ドライ
バ、１５０・・・・・・５ＥＬＡ、１５１・・・・・・
５ＥＬＢ。 １６０・・・・・・５ＦＲＣ１２００・・・・・・エバ
チップ、２２２．２２３・・・・・・周辺選択信号、モ
ードレジスタ。
Claims (1)
- ＣＰＵと複数の周辺装置を単一半導体基板上に集積した
シングルチップマイクロコンピュータに於いて、周辺選
択信号の値に応じて前記ＣＰＵによる前記複数の周辺装
置への書き込み読み出し処理を制御し選択判別信号を出
力する周辺選択手段と、前記周辺選択信号の値に応じて
前記周辺装置が出力する割込み要求信号と外部入力信号
を選択して前記ＣＰＵに出力する信号選択手段と、前記
選択判別信号の制御により外部の周辺装置と前記ＣＰＵ
間でデータ転送を行う入出力手段とを有することを特徴
とするシングルチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237016A JP2754594B2 (ja) | 1988-09-20 | 1988-09-20 | シングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237016A JP2754594B2 (ja) | 1988-09-20 | 1988-09-20 | シングルチップマイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283632A true JPH0283632A (ja) | 1990-03-23 |
| JP2754594B2 JP2754594B2 (ja) | 1998-05-20 |
Family
ID=17009139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237016A Expired - Lifetime JP2754594B2 (ja) | 1988-09-20 | 1988-09-20 | シングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2754594B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195793A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | マイクロコントローラ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218561A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
| JPS61126350U (ja) * | 1985-01-21 | 1986-08-08 |
-
1988
- 1988-09-20 JP JP63237016A patent/JP2754594B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218561A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
| JPS61126350U (ja) * | 1985-01-21 | 1986-08-08 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195793A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | マイクロコントローラ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754594B2 (ja) | 1998-05-20 |
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