JPH028459B2 - - Google Patents
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- JPH028459B2 JPH028459B2 JP55142894A JP14289480A JPH028459B2 JP H028459 B2 JPH028459 B2 JP H028459B2 JP 55142894 A JP55142894 A JP 55142894A JP 14289480 A JP14289480 A JP 14289480A JP H028459 B2 JPH028459 B2 JP H028459B2
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- JP
- Japan
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- layer
- tin
- solder
- pellet
- electrode structure
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/073—Connecting or disconnecting of die-attach connectors
- H10W72/07331—Connecting techniques
- H10W72/07336—Soldering or alloying
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
- H10W72/351—Materials of die-attach connectors
- H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/59—Bond pads specially adapted therefor
Landscapes
- Die Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の電極構造に関するもので
ある。
ある。
従来、半導体ペレツトを基板フレームに取り付
ける場合、ペレツトとステム（ヒートシンク）と
の接合のために金（Au）とシリコン（Si）との
共晶構造が用いられているが、最近の金価格の高
騰によりコストが上昇してしまうという問題があ
る。また、最近のペレツトの大型化に伴なつてペ
レツトクラツクを起こすおそれが増大するという
問題がある。
ける場合、ペレツトとステム（ヒートシンク）と
の接合のために金（Au）とシリコン（Si）との
共晶構造が用いられているが、最近の金価格の高
騰によりコストが上昇してしまうという問題があ
る。また、最近のペレツトの大型化に伴なつてペ
レツトクラツクを起こすおそれが増大するという
問題がある。
そこで、ペレツトクラツクを防止するために半
田材料を用いることも提案されているが、この場
合にも基板フレームとの接合層には金または銀
（Ag）の貴金属材料が使用されているので、やは
りコストの上昇という問題が残されている上に、
工数が増加するという問題が生じていた。
田材料を用いることも提案されているが、この場
合にも基板フレームとの接合層には金または銀
（Ag）の貴金属材料が使用されているので、やは
りコストの上昇という問題が残されている上に、
工数が増加するという問題が生じていた。
本発明は前記従来技術の欠点を解消するために
なされたもので、低コストでかつ少い工数で作る
ことのできる半導体装置の電極構造を提供するこ
とを目的とするものである。
なされたもので、低コストでかつ少い工数で作る
ことのできる半導体装置の電極構造を提供するこ
とを目的とするものである。
以下、本発明を図面に示す実施例にしたがつて
さらに説明する。
さらに説明する。
第１図は本発明による半導体装置の電極構造の
一実施例を示す断面図である。
一実施例を示す断面図である。
本実施例の電極構造は、シリコン（Si）よりな
る半導体ペレツト１０の一表面に形成されたチタ
ン（Ti）層１２と、該チタン層１２の表面に形
成されたニツケル（Ni）層１４と、該ニツケル
層１４の表面に形成された錫（Sn）層１６との
３層電極構造よりなる。
る半導体ペレツト１０の一表面に形成されたチタ
ン（Ti）層１２と、該チタン層１２の表面に形
成されたニツケル（Ni）層１４と、該ニツケル
層１４の表面に形成された錫（Sn）層１６との
３層電極構造よりなる。
前記チタン層１２は半導体ペレツト１０の一表
面に形成された接着用金属層を構成するものであ
り、シリコンとの接着性の良好なものである。
面に形成された接着用金属層を構成するものであ
り、シリコンとの接着性の良好なものである。
前記ニツケル層１４はチタン層１２と錫層１６
とが接触により反応を起こすのを防止するための
障壁金属層を構成する。
とが接触により反応を起こすのを防止するための
障壁金属層を構成する。
前記錫層１６は、基板フレームのステム２２に
ニツケルメツキ２０を介して接合される半田層１
８に対して半田付け可能な非貴金属層を構成して
いる。
ニツケルメツキ２０を介して接合される半田層１
８に対して半田付け可能な非貴金属層を構成して
いる。
前記半田層１８は鉛（Pb）−錫（Sn）系の半田
デイスクよりなり、前記ステム２２は銅（Cu）
材料にニツケルメツキ２０を施こしたものであ
る。
デイスクよりなり、前記ステム２２は銅（Cu）
材料にニツケルメツキ２０を施こしたものであ
る。
前記構造において、錫層１６の表面には酸化皮
膜が形成されるので、これを防止するため、第１
図の実施例では錫層１６と半田層１８との接合
は、半導体ペレツト１０および各金属層１２，１
４，１６と、半田層１８と、ステム２２とを第１
図に示す如く重ね合せた状態で水素ガス（H2）
雰囲気の炉体中に搬入し、たとえば350℃〜450℃
程度の炉体内ソルダ用温度で接合を行う。
膜が形成されるので、これを防止するため、第１
図の実施例では錫層１６と半田層１８との接合
は、半導体ペレツト１０および各金属層１２，１
４，１６と、半田層１８と、ステム２２とを第１
図に示す如く重ね合せた状態で水素ガス（H2）
雰囲気の炉体中に搬入し、たとえば350℃〜450℃
程度の炉体内ソルダ用温度で接合を行う。
第２図は本発明による他の１つの実施例を示す
もので、３層電極構造は第１図の実施例と同じで
あるが、本実施例では、錫層１６とステム２２の
ニツケルメツキ２２との接合は、フラツクスと半
田粉とのペースト状の混合物よりなる半田層１８
Ａで接着した後に、これをたとえば約330℃〜430
℃程度のヒートコラム２４上で室内空気中におい
て加熱することにより行われる。その後、フラツ
クス残渣を除去するために熱湯または沸騰したト
リクロルエチレンにより洗浄を行う。
もので、３層電極構造は第１図の実施例と同じで
あるが、本実施例では、錫層１６とステム２２の
ニツケルメツキ２２との接合は、フラツクスと半
田粉とのペースト状の混合物よりなる半田層１８
Ａで接着した後に、これをたとえば約330℃〜430
℃程度のヒートコラム２４上で室内空気中におい
て加熱することにより行われる。その後、フラツ
クス残渣を除去するために熱湯または沸騰したト
リクロルエチレンにより洗浄を行う。
第３図は本発明のさらに他の１つの実施例を示
し、３層電極構造は前記実施例と同じであるが、
こすり付けによるペレツト付けを行う例である。
すなわち、本実施例では、ステム２２上には半田
層１８Ｂがメツキまたは浸漬法で直接設けられ、
この半田層１８Ｂの上に錫層１６を窒素ガス
（N2）またはN2とH2との混合ガス雰囲気中でこ
すり付けることによりペレツト付けする。その場
合、ヒートコラム２４によりたとえば330℃〜430
℃程度に加熱する。また、半田層１８Ｂはニツケ
ルメツキ２０の上に設けてもよい。
し、３層電極構造は前記実施例と同じであるが、
こすり付けによるペレツト付けを行う例である。
すなわち、本実施例では、ステム２２上には半田
層１８Ｂがメツキまたは浸漬法で直接設けられ、
この半田層１８Ｂの上に錫層１６を窒素ガス
（N2）またはN2とH2との混合ガス雰囲気中でこ
すり付けることによりペレツト付けする。その場
合、ヒートコラム２４によりたとえば330℃〜430
℃程度に加熱する。また、半田層１８Ｂはニツケ
ルメツキ２０の上に設けてもよい。
第４図も第３図と同様にこすり付けによるペレ
ツト付けの例を示す本発明のさらに他の１つの実
施例の断面図であるが、本実施例ではステム２２
上に錫メツキ２６を施こし、この錫メツキ２６の
上に錫層１６をこすり付けることによりペレツト
付けが行われる。その場合の作業条件は第３図の
場合と同じでよく、錫メツキ２６はニツケルメツ
キ２０の上に形成してもよい。
ツト付けの例を示す本発明のさらに他の１つの実
施例の断面図であるが、本実施例ではステム２２
上に錫メツキ２６を施こし、この錫メツキ２６の
上に錫層１６をこすり付けることによりペレツト
付けが行われる。その場合の作業条件は第３図の
場合と同じでよく、錫メツキ２６はニツケルメツ
キ２０の上に形成してもよい。
前記ニツケル層１４の代りに、銅（Cu）等を
障壁用金属として用いてもよい。
障壁用金属として用いてもよい。
さらに、前記錫層１６は特別に厳格な厚さ精度
を必要としない場合には、チタン層１２およびニ
ツケル層１４を接合したペレツト１０を錫融浴中
に浸漬して錫膜を形成する方法で設けてもよい。
また錫層１６はニツケルとの混合層等の非貴金属
層で形成してもよいが、半田付けの容易なもので
ある必要がある。
を必要としない場合には、チタン層１２およびニ
ツケル層１４を接合したペレツト１０を錫融浴中
に浸漬して錫膜を形成する方法で設けてもよい。
また錫層１６はニツケルとの混合層等の非貴金属
層で形成してもよいが、半田付けの容易なもので
ある必要がある。
さらに、前記半田層１８には、Pb−Snの他に、
Pb−Sn−Ag、Pb−In（インジウム）−Ag、Ag−
Snの如く、SnまたはInを含む他の半田材料を使
つてもよい。
Pb−Sn−Ag、Pb−In（インジウム）−Ag、Ag−
Snの如く、SnまたはInを含む他の半田材料を使
つてもよい。
かかる構成の本発明によれば、Si半導体ペレツ
トが支持基板に対して半田により取り付けられて
成るものであるため、従来のような貴金属材料
（AuまたはAg）を用いたものに比べ低コスト化
が図れる。
トが支持基板に対して半田により取り付けられて
成るものであるため、従来のような貴金属材料
（AuまたはAg）を用いたものに比べ低コスト化
が図れる。
この半田取り付けが確実に成し得た前提として
は、Si半導体ペレツトの表面にそれとの付きが良
いTi層を、そしてその層上には半田付け性の良
いSnを主体とした金属層をNiまたはCuからなる
障壁金属層を介して形成してなる電極構造とした
ためにある。
は、Si半導体ペレツトの表面にそれとの付きが良
いTi層を、そしてその層上には半田付け性の良
いSnを主体とした金属層をNiまたはCuからなる
障壁金属層を介して形成してなる電極構造とした
ためにある。
特に、本発明のように、ペレツト側にSnを形
成したことによつてそのペレツトと半田とが素直
になじんで融合し、基板に対するペレツトの半田
付け性が良好、確実となつたのである。
成したことによつてそのペレツトと半田とが素直
になじんで融合し、基板に対するペレツトの半田
付け性が良好、確実となつたのである。
また、NiまたはCuからなる障壁金属層の存在
によりTiとSnとの直接接触を避け、両者の反応
防止を図ることができたのである。
によりTiとSnとの直接接触を避け、両者の反応
防止を図ることができたのである。
第１図は本発明による半導体装置の電極構造の
一実施例を示す断面図、第２図〜第４図は本発明
の他の各種実施例をそれぞれ示す断面図である。 １０……半導体ペレツト、１２……チタン層、
１４……ニツケル層、１６……錫層、１８，１８
Ａ，１８Ｂ……半田層、２０……ニツケルメツ
キ、２２……基板フレームのステム、２４……ヒ
ートコラム、２６……錫メツキ。
一実施例を示す断面図、第２図〜第４図は本発明
の他の各種実施例をそれぞれ示す断面図である。 １０……半導体ペレツト、１２……チタン層、
１４……ニツケル層、１６……錫層、１８，１８
Ａ，１８Ｂ……半田層、２０……ニツケルメツ
キ、２２……基板フレームのステム、２４……ヒ
ートコラム、２６……錫メツキ。
Claims (1)
- １ シリコン半導体ペレツトが支持基板に対して
半田により取付けられてなる半導体装置であつ
て、前記シリコン半導体ペレツトの半田取り付け
面側はチタン層、その層上にはニツケルまたは銅
からなる障壁金属層を介して形成された錫を主体
とした金属層から成る電極構造を有し、その電極
構造の錫と半田とが接合されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55142894A JPS5768040A (en) | 1980-10-15 | 1980-10-15 | Electrode structure for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55142894A JPS5768040A (en) | 1980-10-15 | 1980-10-15 | Electrode structure for semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5768040A JPS5768040A (en) | 1982-04-26 |
| JPH028459B2 true JPH028459B2 (ja) | 1990-02-23 |
Family
ID=15326065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55142894A Granted JPS5768040A (en) | 1980-10-15 | 1980-10-15 | Electrode structure for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5768040A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108193U (ja) * | 1990-02-19 | 1991-11-07 | ||
| JPH0634654U (ja) * | 1992-10-13 | 1994-05-10 | ナショナル住宅産業株式会社 | 防火ダンパ |
| CN106298557A (zh) * | 2015-05-22 | 2017-01-04 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种基于Au/In等温凝固的低温键合方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783034B2 (ja) * | 1986-03-29 | 1995-09-06 | 株式会社東芝 | 半導体装置 |
| JP2021048332A (ja) * | 2019-09-20 | 2021-03-25 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4940065A (ja) * | 1972-08-17 | 1974-04-15 | ||
| JPS55107238A (en) * | 1979-02-09 | 1980-08-16 | Hitachi Ltd | Semiconductor device and method of manufacturing the same |
-
1980
- 1980-10-15 JP JP55142894A patent/JPS5768040A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03108193U (ja) * | 1990-02-19 | 1991-11-07 | ||
| JPH0634654U (ja) * | 1992-10-13 | 1994-05-10 | ナショナル住宅産業株式会社 | 防火ダンパ |
| CN106298557A (zh) * | 2015-05-22 | 2017-01-04 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种基于Au/In等温凝固的低温键合方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5768040A (en) | 1982-04-26 |
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