JPH0284768A - 固体撮像素子の製造方法 - Google Patents
固体撮像素子の製造方法Info
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- JPH0284768A JPH0284768A JP63237707A JP23770788A JPH0284768A JP H0284768 A JPH0284768 A JP H0284768A JP 63237707 A JP63237707 A JP 63237707A JP 23770788 A JP23770788 A JP 23770788A JP H0284768 A JPH0284768 A JP H0284768A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固体撮像素子の製造方法に関し、特に２層多結
晶シリコン構造を有する電荷結合素子（ＣＯＤ）の製造
方法に関する。
晶シリコン構造を有する電荷結合素子（ＣＯＤ）の製造
方法に関する。
従来、この種の２層多結晶シリコン電極構造の電荷結合
素子を用いた固体撮像素子は、第３図に平面図、第４図
（ａ）に第３図のＩ−１層面の断面図、第４図（ｂ）に
第３図のｎ−ｎ’面の断面図を示した様に、Ｐ型半導体
基板１にＰ−Ｎ接合により形成した複数個の光電変換部
２と、信号電荷を転送するＮ型領域６、ゲート絶縁膜１
０及び２層の多結晶シリコン膜１１．１２から成る電荷
転送部３と、光電変換部２から電荷転送部３へ信号電荷
を読み出すトランスファゲート部４と隣接した光電変換
部２及び電荷転送部３を電気的に分離するチャンネルス
トップ５とを有していた。
素子を用いた固体撮像素子は、第３図に平面図、第４図
（ａ）に第３図のＩ−１層面の断面図、第４図（ｂ）に
第３図のｎ−ｎ’面の断面図を示した様に、Ｐ型半導体
基板１にＰ−Ｎ接合により形成した複数個の光電変換部
２と、信号電荷を転送するＮ型領域６、ゲート絶縁膜１
０及び２層の多結晶シリコン膜１１．１２から成る電荷
転送部３と、光電変換部２から電荷転送部３へ信号電荷
を読み出すトランスファゲート部４と隣接した光電変換
部２及び電荷転送部３を電気的に分離するチャンネルス
トップ５とを有していた。
第５図は従来の固体撮像素子の主な製造工程における電
荷転送部の断面図の一例である。Ｐ型半導体基板１内に
選択的に光電変換部２と、電荷転送部３の埋込チャンネ
ルとなるＮ型層６及びチャンネルストップ５となる高濃
度のＰ型層７を形成した後Ｐ型半導体基板１を酸化して
第１のゲート絶縁膜８を形成し、第１の多結晶シリコン
膜１１を堆積させ、第１の多結晶シリコン膜の比抵抗を
下げる為及びＰ型半導体基板ｌの裏面に高濃度のりんを
入れて結晶欠陥を裏面に意図的に発生させゲッタリング
を行う為に前記第１の多結晶シリコン膜１１にリンを拡
散する（第５図（ａ））。
荷転送部の断面図の一例である。Ｐ型半導体基板１内に
選択的に光電変換部２と、電荷転送部３の埋込チャンネ
ルとなるＮ型層６及びチャンネルストップ５となる高濃
度のＰ型層７を形成した後Ｐ型半導体基板１を酸化して
第１のゲート絶縁膜８を形成し、第１の多結晶シリコン
膜１１を堆積させ、第１の多結晶シリコン膜の比抵抗を
下げる為及びＰ型半導体基板ｌの裏面に高濃度のりんを
入れて結晶欠陥を裏面に意図的に発生させゲッタリング
を行う為に前記第１の多結晶シリコン膜１１にリンを拡
散する（第５図（ａ））。
次に写真食刻法及びプラズマエツチング法により第１の
多結晶シリコン膜をパターニングし、前記第１のゲート
絶縁膜８をフッ酸系エツチング液にて基板表面までエツ
チングする（第５図（ｂ））。
多結晶シリコン膜をパターニングし、前記第１のゲート
絶縁膜８をフッ酸系エツチング液にて基板表面までエツ
チングする（第５図（ｂ））。
第２の絶縁膜９をＰ型半導体基板１及び第１の多結晶シ
リコン膜１１を酸化することにより形成する（第５図（
Ｃ））。第２の多結晶シリコン膜１２を堆積させ、上述
した第１の多結晶シリコン膜１１の場合と同様にして、
写真食刻法及びプラズマエツチング法によりパターニン
グして形成する（第５図（ｄ））。しかる後、層間酸化
硅素膜１５を常圧ＣＶＤ法にて形成し、アルミニウム配
線１６及び保護酸化硅素膜１７を施して第３図、第４図
の固体撮像素子を得る。
リコン膜１１を酸化することにより形成する（第５図（
Ｃ））。第２の多結晶シリコン膜１２を堆積させ、上述
した第１の多結晶シリコン膜１１の場合と同様にして、
写真食刻法及びプラズマエツチング法によりパターニン
グして形成する（第５図（ｄ））。しかる後、層間酸化
硅素膜１５を常圧ＣＶＤ法にて形成し、アルミニウム配
線１６及び保護酸化硅素膜１７を施して第３図、第４図
の固体撮像素子を得る。
上述した従来の固体撮像素子は第１の多結晶シリコン膜
１１をパターニングし第１のゲート絶縁膜８をＰ型半導
体基板１表面までエツチングした後、Ｐ型半導体基板１
及び第１の多結晶シリコン膜１１を熱酸化し、第２のゲ
ート絶縁膜９を形成しているため、第２のゲート絶縁膜
９形成時に第１の多結晶シリコン膜１１及びＰ型半導体
基板１の裏面から飛び出した（アウトデイフュージョン
）りんが、基板表面の光電変換部２或は電荷転送部３の
Ｎ型層６に付着し、局部的にＮ＋層を形成する為、光電
変換部２に付着した場合には再生画面上点欠陥を生じ、
電荷転送部３のＮ型層６に付着した場合には、付着した
地点の濃度は他の地点より濃いＮ＋層を形成する為その
点の表面電位は、深くなり転送されて来た電荷はその地
点で一部トラップされる形となり、電荷の転送損失をも
たらすという欠点があった。
１１をパターニングし第１のゲート絶縁膜８をＰ型半導
体基板１表面までエツチングした後、Ｐ型半導体基板１
及び第１の多結晶シリコン膜１１を熱酸化し、第２のゲ
ート絶縁膜９を形成しているため、第２のゲート絶縁膜
９形成時に第１の多結晶シリコン膜１１及びＰ型半導体
基板１の裏面から飛び出した（アウトデイフュージョン
）りんが、基板表面の光電変換部２或は電荷転送部３の
Ｎ型層６に付着し、局部的にＮ＋層を形成する為、光電
変換部２に付着した場合には再生画面上点欠陥を生じ、
電荷転送部３のＮ型層６に付着した場合には、付着した
地点の濃度は他の地点より濃いＮ＋層を形成する為その
点の表面電位は、深くなり転送されて来た電荷はその地
点で一部トラップされる形となり、電荷の転送損失をも
たらすという欠点があった。
本発明の固体撮像素子の製造方法は、第１の導電型の半
導体基板の一主面にそれぞれ設けられた第２導電型領域
の光電変換部と、第１のゲート絶縁膜と第１の多結晶シ
リコン電極とプラズマＣｖＤ法で形成した酸化硅素膜或
は窒化硅素膜を熱酸化した第２のゲート絶縁膜と、第２
の多結晶シリコン電極及び第２導電型領域から成る電荷
転送部と、前記光電変換部から前記電荷転送部への電荷
転送を行うトランスファゲートと前記各領域を電気的に
分離する高濃度の第１導電型のチャンネルストップ領域
を有した固体撮像素子の製造方法で、第１の多結晶シリ
コン膜をパターニングし第１のゲート絶縁膜をＰ型半導
体基板表面までエツチングした後プラズマＣＶＤ法によ
り酸化硅素膜或は窒化硅素膜を堆積し、熱酸化を行った
第２のゲート絶縁膜を形成することにより、熱工程にお
いて第１の多結晶シリコン膜及びＰ型半導体基板の裏面
からアウトデイフュージョンしたりんが前記Ｐ型半導体
表面に付着することを防ぐことが出きる。
導体基板の一主面にそれぞれ設けられた第２導電型領域
の光電変換部と、第１のゲート絶縁膜と第１の多結晶シ
リコン電極とプラズマＣｖＤ法で形成した酸化硅素膜或
は窒化硅素膜を熱酸化した第２のゲート絶縁膜と、第２
の多結晶シリコン電極及び第２導電型領域から成る電荷
転送部と、前記光電変換部から前記電荷転送部への電荷
転送を行うトランスファゲートと前記各領域を電気的に
分離する高濃度の第１導電型のチャンネルストップ領域
を有した固体撮像素子の製造方法で、第１の多結晶シリ
コン膜をパターニングし第１のゲート絶縁膜をＰ型半導
体基板表面までエツチングした後プラズマＣＶＤ法によ
り酸化硅素膜或は窒化硅素膜を堆積し、熱酸化を行った
第２のゲート絶縁膜を形成することにより、熱工程にお
いて第１の多結晶シリコン膜及びＰ型半導体基板の裏面
からアウトデイフュージョンしたりんが前記Ｐ型半導体
表面に付着することを防ぐことが出きる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の主な製造工程における電荷
転送部の断面図である。
転送部の断面図である。
Ｐ型半導体基板１内に選択的に光電変換部２と電荷転送
部３の埋込チャンネルとなるＮ型層６及びチャンネルス
トップ５となる高濃度のＰ型層７を形成した後Ｐ型半導
体基板１を酸化して第１のゲート絶縁膜８を形成し、第
１の多結晶シリコン膜１１を堆積させ、第１の多結晶シ
リコン１１の比抵抗を下げる為及びＰ型半導体基板１の
裏面に高濃度のりんを入れて結晶欠陥を裏面に意図的に
発生させゲッタリングを行う為に前記第１の多結晶シリ
コン膜１１にりんを拡散する（第１図（ａ））。
部３の埋込チャンネルとなるＮ型層６及びチャンネルス
トップ５となる高濃度のＰ型層７を形成した後Ｐ型半導
体基板１を酸化して第１のゲート絶縁膜８を形成し、第
１の多結晶シリコン膜１１を堆積させ、第１の多結晶シ
リコン１１の比抵抗を下げる為及びＰ型半導体基板１の
裏面に高濃度のりんを入れて結晶欠陥を裏面に意図的に
発生させゲッタリングを行う為に前記第１の多結晶シリ
コン膜１１にりんを拡散する（第１図（ａ））。
次に写真食刻法及びプラズマエツチング法により、第１
の多結晶シリコン膜１１をパターニングし前記第１のゲ
ート絶縁膜８をフッ酸系エツチング液にて基板表面まで
エツチングする（第１図（ｂ））。
の多結晶シリコン膜１１をパターニングし前記第１のゲ
ート絶縁膜８をフッ酸系エツチング液にて基板表面まで
エツチングする（第１図（ｂ））。
プラズマＣＶＤ法を用いて酸化硅素膜１３を約１０ｎｍ
から５０ｎｍ堆積させる（第１ （ｃ）図）。
から５０ｎｍ堆積させる（第１ （ｃ）図）。
プラズマＣＶＤ法にて堆積させた酸化硅素膜１３に熱酸
化を施し第２のゲート絶縁膜９を形成する（第１図（ｄ
））。
化を施し第２のゲート絶縁膜９を形成する（第１図（ｄ
））。
第２の多結晶シリコン膜１２を堆積させ上述した第１の
多結晶シリコン膜１１の場合と同様にして写真食刻法及
びプラズマエツチング法によりパターニングする（第１
図（ｅ））。
多結晶シリコン膜１１の場合と同様にして写真食刻法及
びプラズマエツチング法によりパターニングする（第１
図（ｅ））。
しかる後、層間酸化膜層を常圧ＣＶＤ法にて形成しアル
ミニウム配線及び保護酸化膜を施して固体撮像素子を得
る。
ミニウム配線及び保護酸化膜を施して固体撮像素子を得
る。
第２図は本発明の他の実施例の主な製造工程における電
荷転送部の断面図である。
荷転送部の断面図である。
第２図（Ｃ）においてプラズマＣＶＤ法において窒化硅
素膜１４を約１０ｎｍから３０ｎｍ堆積させている以外
は第１図に示した実施例と同一である。
素膜１４を約１０ｎｍから３０ｎｍ堆積させている以外
は第１図に示した実施例と同一である。
第２図（ｅ）において第２の多結晶シリコン膜１２のパ
ターニング終了後、層間酸化膜層を常圧ＣＶＤ法にて形
成し、アルミニウム配線及び保護酸化膜を施して固体撮
像素子を得る。
ターニング終了後、層間酸化膜層を常圧ＣＶＤ法にて形
成し、アルミニウム配線及び保護酸化膜を施して固体撮
像素子を得る。
以上説明した様に、本発明によれば固体撮像素子の製造
工程において、第２のゲート絶縁膜をプラズマＣＶＤ法
で形成した酸化硅素膜或は窒化硅素膜を熱酸化し、形成
することにより、第２のゲート絶縁膜形成時に第１の多
結晶シリコン膜及びＰ型半導体基板の裏面からアウトデ
イフュージョンしたりんが基板表面の光電変換部或は電
荷転送部のＮ型層に付着し、局部的なＮ＋層を形成する
のを抑制することが出来、テレビジョンカメラシステム
として使用した場合前記局部的なＮ＋層に起因する再生
画面上の点欠陥及び電荷の転送損傷による棒状欠陥を抑
制することが出来るという効果がある。
工程において、第２のゲート絶縁膜をプラズマＣＶＤ法
で形成した酸化硅素膜或は窒化硅素膜を熱酸化し、形成
することにより、第２のゲート絶縁膜形成時に第１の多
結晶シリコン膜及びＰ型半導体基板の裏面からアウトデ
イフュージョンしたりんが基板表面の光電変換部或は電
荷転送部のＮ型層に付着し、局部的なＮ＋層を形成する
のを抑制することが出来、テレビジョンカメラシステム
として使用した場合前記局部的なＮ＋層に起因する再生
画面上の点欠陥及び電荷の転送損傷による棒状欠陥を抑
制することが出来るという効果がある。
（ｅ）は本発明の他の実施例の主な製造工程における電
荷転送部の断面図である。 第３図は従来技術の一例である２層多結晶シリコン電極
構造の電荷結合素子を用いた固体撮像素子の平面図、第
４図（ａ）は第３図Ｉ−１’面の断面図、第４図（ｂ）
は第３図ｎ−ｎ’面の断面図、第５図は従来の固体撮像
素子の主な製造工程における電荷転送部の断面図である
。 １・・・・・・Ｐ型半導体基板、２・・・・・・光電変
換部、３・・・・・・電荷転送部、４・・・・・・トラ
ンスファゲート部、５・・・・・・チャンネルストップ
、６・・・・・・Ｎ型層、７・・・・・・Ｐ型層、８・
・・・・・第１のゲート絶縁膜、９・・・・・・第２ゲ
ート絶縁膜、１０・・・・・・ゲート絶縁膜、１１・・
・・・・第１の多結晶シリコン膜、１２・・・・・・第
２の多結晶シリコン膜、１３・・・・・・プラズマＣＶ
Ｄ酸化硅素膜、１４・・・・・・プラズマＣＶＤ窒化硅
素膜、１５・・・・・・常圧ＣＶＤ層間酸化硅素膜、１
６・・・・・・アルミニウム配線、１７・・・・・・保
護酸化硅素膜。 代理人 弁理士 内 原 晋 窟１図（し） 肩１図（の 第１回（め ７７Ｍ１め９′米吉晶シリ］〕万吟 ７扁ｚ図（（Ｌ） ／／ 第１圓（脚 りｒデ２−Ｌン■ｔｏ４ノ 片３図 ／２．ｊ１５２ｆ）ｚダｔ４ｈ閣ｉシリＬ１５に！し冒
刀（Ｃ） ′！Ｊ４図ｒ幻 菊４図Ｃらジ 第５図（７１） 筋５図（＃）） 刻５回（ｄ）
荷転送部の断面図である。 第３図は従来技術の一例である２層多結晶シリコン電極
構造の電荷結合素子を用いた固体撮像素子の平面図、第
４図（ａ）は第３図Ｉ−１’面の断面図、第４図（ｂ）
は第３図ｎ−ｎ’面の断面図、第５図は従来の固体撮像
素子の主な製造工程における電荷転送部の断面図である
。 １・・・・・・Ｐ型半導体基板、２・・・・・・光電変
換部、３・・・・・・電荷転送部、４・・・・・・トラ
ンスファゲート部、５・・・・・・チャンネルストップ
、６・・・・・・Ｎ型層、７・・・・・・Ｐ型層、８・
・・・・・第１のゲート絶縁膜、９・・・・・・第２ゲ
ート絶縁膜、１０・・・・・・ゲート絶縁膜、１１・・
・・・・第１の多結晶シリコン膜、１２・・・・・・第
２の多結晶シリコン膜、１３・・・・・・プラズマＣＶ
Ｄ酸化硅素膜、１４・・・・・・プラズマＣＶＤ窒化硅
素膜、１５・・・・・・常圧ＣＶＤ層間酸化硅素膜、１
６・・・・・・アルミニウム配線、１７・・・・・・保
護酸化硅素膜。 代理人 弁理士 内 原 晋 窟１図（し） 肩１図（の 第１回（め ７７Ｍ１め９′米吉晶シリ］〕万吟 ７扁ｚ図（（Ｌ） ／／ 第１圓（脚 りｒデ２−Ｌン■ｔｏ４ノ 片３図 ／２．ｊ１５２ｆ）ｚダｔ４ｈ閣ｉシリＬ１５に！し冒
刀（Ｃ） ′！Ｊ４図ｒ幻 菊４図Ｃらジ 第５図（７１） 筋５図（＃）） 刻５回（ｄ）
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板の一主面にそれぞれ設けら
れた第２導電型領域の光電変換部と、第１のゲート絶縁
膜と第１の多結晶シリコン電極と第２のゲート絶縁膜と
第２の多結晶シリコン電極及び第２導電型領域から成る
電荷転送部と、前記光電変換部から前記電荷転送部への
電荷転送を行うトランスファゲートと、前記各領域を電
気的に分離する高濃度の第１導電型のチャンネルストッ
プ領域とを有する固体撮像素子の製造方法において、前
記第２のゲート絶縁膜がプラズマＣＶＤ法で形成した硅
素の絶縁物膜を熱酸化して形成されることを特徴とする
固体撮像素子の製造方法 ２、前記硅素の絶縁物膜は酸化硅素膜である請求項１記
載の固体撮像素子の製造方法 ３、前記硅素の絶縁物膜は窒化硅素膜である請求項１記
載の固体撮像素子の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237707A JP3036747B2 (ja) | 1988-09-21 | 1988-09-21 | 固体撮像素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237707A JP3036747B2 (ja) | 1988-09-21 | 1988-09-21 | 固体撮像素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284768A true JPH0284768A (ja) | 1990-03-26 |
| JP3036747B2 JP3036747B2 (ja) | 2000-04-24 |
Family
ID=17019313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237707A Expired - Lifetime JP3036747B2 (ja) | 1988-09-21 | 1988-09-21 | 固体撮像素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036747B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100269549B1 (ko) * | 1996-04-19 | 2000-10-16 | 가네꼬 히사시 | 2상 클럭형 전하 결합 소자와 그 제조 방법(Two phase clock type charge coupled device having electrodes with side walls and method for producing the same) |
| CN103400847A (zh) * | 2013-08-14 | 2013-11-20 | 中国电子科技集团公司第四十四研究所 | 制作ccd二次或二次以上多晶硅的工艺 |
| CN109256441A (zh) * | 2018-09-20 | 2019-01-22 | 北方电子研究院安徽有限公司 | 一种emccd器件多层多晶硅栅结构制作方法 |
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| Publication number | Publication date |
|---|---|
| JP3036747B2 (ja) | 2000-04-24 |
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