JPH0284775A - 縦型薄膜トランジスタの製造方法 - Google Patents
縦型薄膜トランジスタの製造方法Info
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- JPH0284775A JPH0284775A JP30528387A JP30528387A JPH0284775A JP H0284775 A JPH0284775 A JP H0284775A JP 30528387 A JP30528387 A JP 30528387A JP 30528387 A JP30528387 A JP 30528387A JP H0284775 A JPH0284775 A JP H0284775A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、２次元イメージセンサや液晶デイスプレィな
どの駆動回路部に適用して有用な縦型薄膜トランジスタ
の製造方法に関する。
どの駆動回路部に適用して有用な縦型薄膜トランジスタ
の製造方法に関する。
（従来の技術）
近年、非晶質シリコン（ａ−８ｔ）を用いた薄膜トラン
ジスタ（ＴＰＴ）の応用が活発化している。現在、ａ−
８ｉのＴＰＴの主流派はプレーナ型であり、オン／オフ
比で４〜６桁の範囲が実現されている。しかし非晶質半
導体は移動度が低く、シリコンの場合でｕ−０，ｉｃＭ
２／ｖ ＊ｓｅｃ程度である。このため、現在のａ−Ｓ
ｔプレーナ型ＴＰＴの応答速度は最高１０μｓｅｃ程度
と遅く、高速駆動の用途には難点があった。
ジスタ（ＴＰＴ）の応用が活発化している。現在、ａ−
８ｉのＴＰＴの主流派はプレーナ型であり、オン／オフ
比で４〜６桁の範囲が実現されている。しかし非晶質半
導体は移動度が低く、シリコンの場合でｕ−０，ｉｃＭ
２／ｖ ＊ｓｅｃ程度である。このため、現在のａ−Ｓ
ｔプレーナ型ＴＰＴの応答速度は最高１０μｓｅｃ程度
と遅く、高速駆動の用途には難点があった。
そこで最近、高速動作可能な薄膜トランジスタとして有
望視されているのが、縦型薄膜トランジスタである。そ
の従来例を次に説明する。
望視されているのが、縦型薄膜トランジスタである。そ
の従来例を次に説明する。
第４図は、ＭＳ型縦型ＴＰＴである（Ｊａｐａｎｅｓｃ
Ｊｏｕｒｎａｌ ｏｆ ＡｐｐＨｅｄ Ｐｈｙ
ｓｌｃｓ Ｖｏｌ、 ２４（１９８５） ｐｐ４
８７〜４７１参照）。ガラスなどの絶縁性基板２１上に
ドレイン電極２２．ｎ十型ａ −８ｉ膜２３を介して高
抵抗のａ−３ｉ膜２４が堆積され、このａ−Ｓｉ膜２４
中に所定パターンのゲート電極２５が埋込み形成されて
いる。ａ −８ｉ膜２４上には、所定パターンのｎ◆型
層２６を介してソース電極２７が形成されている。
Ｊｏｕｒｎａｌ ｏｆ ＡｐｐＨｅｄ Ｐｈｙ
ｓｌｃｓ Ｖｏｌ、 ２４（１９８５） ｐｐ４
８７〜４７１参照）。ガラスなどの絶縁性基板２１上に
ドレイン電極２２．ｎ十型ａ −８ｉ膜２３を介して高
抵抗のａ−３ｉ膜２４が堆積され、このａ−Ｓｉ膜２４
中に所定パターンのゲート電極２５が埋込み形成されて
いる。ａ −８ｉ膜２４上には、所定パターンのｎ◆型
層２６を介してソース電極２７が形成されている。
この縦型ＴＰＴ構造は、ゲート部が電極金属（Ｍ）と半
導体（Ｓ）が直接接触してショットキー接合を構成して
いるため、ゲートのリーク電流が大きく、十分な０Ｎ１
０ＦＦ比がとれない、という難点がある。
導体（Ｓ）が直接接触してショットキー接合を構成して
いるため、ゲートのリーク電流が大きく、十分な０Ｎ１
０ＦＦ比がとれない、という難点がある。
第５図は、ゲート部をＭ Ｉ Ｓ構造とした縦型ＴＰＴ
の従来例である。第４図と異なる点を説明すれば、ゲー
ト電極２５を、絶縁膜２８．２９により覆っていること
である。この様なゲート構造とすれば、リーク電流は小
さくなり、大きい０Ｎ１０ＦＦ比を得ることが可能にな
る。
の従来例である。第４図と異なる点を説明すれば、ゲー
ト電極２５を、絶縁膜２８．２９により覆っていること
である。この様なゲート構造とすれば、リーク電流は小
さくなり、大きい０Ｎ１０ＦＦ比を得ることが可能にな
る。
この第５図の構造を得るには、先ず基板２１に電極膜２
２．ｎ＋型ａ−８ｔ膜２３を堆積した後、第１の絶縁膜
２８とゲート電極２５の金属膜を積層形成し、これら金
属膜と第１の絶縁膜２８の積層膜を所定パターンにエツ
チングする。次いで第２の絶縁膜２９を全面に堆積して
、これをゲート電極２５の周囲に残してパターン形成す
る。この後、高抵抗ａ−８ｉ膜２４を堆積し、この上に
ｎ＋型層２６を介してソース電極２７の形成を行つ◎ この従来例においては、ＭＩＳ構造のゲート部の形成工
程に大きい問題があった。第１に、２回の絶縁膜形成工
程が必要であり、高コストのプラズマＣＶＤなどのプロ
セスを用いるため、コスト高になる。第２に、縦型ＴＰ
Ｔではゲート電極間隔がチャネル幅を決めるため高い０
Ｎ１０ＦＦ比を得るには高精細のゲート電極が必要であ
り、具体的にゲート間隔２μｍ以下の微細加工が要求さ
れるが、この様な微細パターンに合わせて被覆絶縁膜を
例えば±０．５μｍの高精度でパターン形成することは
技術的にも難しく、可能であるとしてもコストの高いも
のとなる。第３に、絶縁膜２９にうちゲート電極２５の
側壁部がＴＰＴ動作に直接効く主要なゲート絶縁膜とな
るのであるが、この側壁絶縁膜を−様な膜厚で且つち密
に形成することは、ＣＶＤ法では困難である。
２．ｎ＋型ａ−８ｔ膜２３を堆積した後、第１の絶縁膜
２８とゲート電極２５の金属膜を積層形成し、これら金
属膜と第１の絶縁膜２８の積層膜を所定パターンにエツ
チングする。次いで第２の絶縁膜２９を全面に堆積して
、これをゲート電極２５の周囲に残してパターン形成す
る。この後、高抵抗ａ−８ｉ膜２４を堆積し、この上に
ｎ＋型層２６を介してソース電極２７の形成を行つ◎ この従来例においては、ＭＩＳ構造のゲート部の形成工
程に大きい問題があった。第１に、２回の絶縁膜形成工
程が必要であり、高コストのプラズマＣＶＤなどのプロ
セスを用いるため、コスト高になる。第２に、縦型ＴＰ
Ｔではゲート電極間隔がチャネル幅を決めるため高い０
Ｎ１０ＦＦ比を得るには高精細のゲート電極が必要であ
り、具体的にゲート間隔２μｍ以下の微細加工が要求さ
れるが、この様な微細パターンに合わせて被覆絶縁膜を
例えば±０．５μｍの高精度でパターン形成することは
技術的にも難しく、可能であるとしてもコストの高いも
のとなる。第３に、絶縁膜２９にうちゲート電極２５の
側壁部がＴＰＴ動作に直接効く主要なゲート絶縁膜とな
るのであるが、この側壁絶縁膜を−様な膜厚で且つち密
に形成することは、ＣＶＤ法では困難である。
（発明が解決しようとする問題点）
以上のように従来のＭＩＳ構造を持つ縦型ＴＰＴには、
ゲート部の形成に当たって、２回のプラズマＣＶＤによ
る絶縁膜形成を必要とするためコスト高になる、ゲート
部の絶縁膜の微細加工や一様且つ良質な膜形成が技術的
に難しい、等の問題があった。
ゲート部の形成に当たって、２回のプラズマＣＶＤによ
る絶縁膜形成を必要とするためコスト高になる、ゲート
部の絶縁膜の微細加工や一様且つ良質な膜形成が技術的
に難しい、等の問題があった。
本発明はこの様な問題を解決した、ＭＩＳ構造のＴＰＴ
の製造方法を提供することを目的とする。
の製造方法を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明においては、絶縁性基板上に第１の主電極を形成
した後、この上に第１の絶縁膜を介してゲート電極を所
定パターンで形成し、このゲート電極をマスクとして第
１の絶縁膜をエツチング除去し、またこの絶縁膜エツチ
ング工程の前または後にゲート電極表面を陽極酸化法（
プラズマ陽極酸化法を含む）で酸化して第２の絶縁膜を
形成する。そして動作層となる高抵抗の半導体膜を堆積
し、この上に第２の主電極を形成する。
した後、この上に第１の絶縁膜を介してゲート電極を所
定パターンで形成し、このゲート電極をマスクとして第
１の絶縁膜をエツチング除去し、またこの絶縁膜エツチ
ング工程の前または後にゲート電極表面を陽極酸化法（
プラズマ陽極酸化法を含む）で酸化して第２の絶縁膜を
形成する。そして動作層となる高抵抗の半導体膜を堆積
し、この上に第２の主電極を形成する。
（作用）
この様な方法によれば、ゲート電極部の絶縁膜形成にコ
スト高なプラズマＣＶＤを１回しか用いなくてよい。ま
たゲート電極をパターン形成した後その表面を改質する
形で第２の絶縁膜を形成するため、従来のようにゲート
電極パターンに合わせてＰＥＰにより高精度の絶縁膜パ
ターンを形成する工程が要らない。また陽極酸化法では
酸化は金属表面から等方的に成長するため、ゲート電極
側壁部に形成される絶縁膜も組成、膜厚、ち密性などに
優れたものとなる。
スト高なプラズマＣＶＤを１回しか用いなくてよい。ま
たゲート電極をパターン形成した後その表面を改質する
形で第２の絶縁膜を形成するため、従来のようにゲート
電極パターンに合わせてＰＥＰにより高精度の絶縁膜パ
ターンを形成する工程が要らない。また陽極酸化法では
酸化は金属表面から等方的に成長するため、ゲート電極
側壁部に形成される絶縁膜も組成、膜厚、ち密性などに
優れたものとなる。
（実施例）
第１図は本発明の一実施例による縦型ＴＰＴの構造を示
し、第２図（ａ）〜（ｊ）はその製造工程を示す。以下
に具体的にその製造工程を説明する。
し、第２図（ａ）〜（ｊ）はその製造工程を示す。以下
に具体的にその製造工程を説明する。
ガラスなどの絶縁性基板１１の表面を清浄化した後、金
属膜を蒸着してこれを所定形状にノくターニングしてド
レイン電極（第１の主電極）１２を形成する（ （ａ）
）。この上にプラズマＣＶＤ法により、ｎ中型ａ−８ｉ
膜１３を堆積する（ （ｂ））。次いでこのｎ÷型ａ−
Ｓｉ膜１３上にプラズマＣＶＤ法により例えば、ａ −
３ｉＮｘ等からなる第１の絶縁膜１４を形成する（ （
Ｃ）） そしてこの絶縁膜１４上にゲート電極金属膜
を蒸着しく （ｄ）） これを所定形状にパターニ
ングしてゲート電極１５を形成する（ （ｅ））。そし
てこのゲート電極１５をマスクとして第１の絶縁膜１４
を工・ソチング除去し、ｎ÷型層１３を露出させる（
（ｆ））。次にこのゲート電極１５の表面（上面および
側面）を陽極酸化法により酸化して第２の絶縁膜１６を
形成する（ （ｇ））。次いで全面にアンドープの高抵
抗ａ−Ｓｔ膜１７、続いてｎ中型ａ−９Ｌ膜１８を順次
プラズマＣＶＤ法により堆積する（ （ｈ））。
属膜を蒸着してこれを所定形状にノくターニングしてド
レイン電極（第１の主電極）１２を形成する（ （ａ）
）。この上にプラズマＣＶＤ法により、ｎ中型ａ−８ｉ
膜１３を堆積する（ （ｂ））。次いでこのｎ÷型ａ−
Ｓｉ膜１３上にプラズマＣＶＤ法により例えば、ａ −
３ｉＮｘ等からなる第１の絶縁膜１４を形成する（ （
Ｃ）） そしてこの絶縁膜１４上にゲート電極金属膜
を蒸着しく （ｄ）） これを所定形状にパターニ
ングしてゲート電極１５を形成する（ （ｅ））。そし
てこのゲート電極１５をマスクとして第１の絶縁膜１４
を工・ソチング除去し、ｎ÷型層１３を露出させる（
（ｆ））。次にこのゲート電極１５の表面（上面および
側面）を陽極酸化法により酸化して第２の絶縁膜１６を
形成する（ （ｇ））。次いで全面にアンドープの高抵
抗ａ−Ｓｔ膜１７、続いてｎ中型ａ−９Ｌ膜１８を順次
プラズマＣＶＤ法により堆積する（ （ｈ））。
そして金属膜を蒸着し、この金属膜とその下のｎ中型ａ
−９ｉ膜１８を所定形状にパターニングして、ソース電
極（第２の主電極）１９を形成する（（ｊ））。
−９ｉ膜１８を所定形状にパターニングして、ソース電
極（第２の主電極）１９を形成する（（ｊ））。
こうしてこの実施例によれば、従来のプロセスと比較し
て、絶縁膜を堆積するプラズマＣＶＤなどの高コストプ
ロセスを減らしてＭＩＳ型の縦型ＴＰＴを作ることがで
きる。しかも、微細なゲート電極パターンに合わせた絶
縁膜のＰＥＰ工程モ必要ない。以上により低コストでＭ
ＩＳ型の縦型ＴＰＴを製造することができる。また、ゲ
ート絶縁膜には陽極酸化膜を利用するため、プラズマＣ
ＶＤによる場合と比較したとき、特にチャネル領域に接
するゲート電極側壁に−様な膜厚の均質な酸化膜が得ら
れ、優れたＴＰＴ特性が得られる。
て、絶縁膜を堆積するプラズマＣＶＤなどの高コストプ
ロセスを減らしてＭＩＳ型の縦型ＴＰＴを作ることがで
きる。しかも、微細なゲート電極パターンに合わせた絶
縁膜のＰＥＰ工程モ必要ない。以上により低コストでＭ
ＩＳ型の縦型ＴＰＴを製造することができる。また、ゲ
ート絶縁膜には陽極酸化膜を利用するため、プラズマＣ
ＶＤによる場合と比較したとき、特にチャネル領域に接
するゲート電極側壁に−様な膜厚の均質な酸化膜が得ら
れ、優れたＴＰＴ特性が得られる。
上記実施例では、第２図（ｆ）（ｇ）に示すように、パ
ターニングしたゲート電極１５をマスクとして先ず、第
１の絶縁膜１４をエツチングし、その後ゲート電極１５
の表面を陽極酸化による第２の絶縁膜１６で被覆した。
ターニングしたゲート電極１５をマスクとして先ず、第
１の絶縁膜１４をエツチングし、その後ゲート電極１５
の表面を陽極酸化による第２の絶縁膜１６で被覆した。
この部分の工程は、第３図（ａ）（ｂ）に示すように逆
にすることができる。即ち第３図（ａ）に示すように、
パターニングしたゲート電極１５の表面を陽極酸化によ
り第２の絶縁膜１６で覆った後、第３図（ｂ）に示すよ
うにゲート電極１５をマスクとして第１の絶縁膜１４の
エツチングを行なう。これ以外の工程は先の実施例と同
様にして優れた特性の縦型ＴＰＴを得ることができる。
にすることができる。即ち第３図（ａ）に示すように、
パターニングしたゲート電極１５の表面を陽極酸化によ
り第２の絶縁膜１６で覆った後、第３図（ｂ）に示すよ
うにゲート電極１５をマスクとして第１の絶縁膜１４の
エツチングを行なう。これ以外の工程は先の実施例と同
様にして優れた特性の縦型ＴＰＴを得ることができる。
本発明は上記実施例に限られるものではない。
例えば実施例ではａ−３ｔ膜を用いたが、他に炭素やゲ
ルマニウム或いはこれらの混合物を主成分とする非晶質
半導体（ａ−Ｓ ｉ Ｃ，ａ−Ｓ ｉ Ｇ ｅなど）、
更には多結晶半導体膜を用いることができる。
ルマニウム或いはこれらの混合物を主成分とする非晶質
半導体（ａ−Ｓ ｉ Ｃ，ａ−Ｓ ｉ Ｇ ｅなど）、
更には多結晶半導体膜を用いることができる。
その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。
て実施することができる。
［発明の効果〕
以上述べたように本発明によれば、ＭＩＳ構造の縦型Ｔ
ＰＴの製造に陽極酸化法を導入することにより、高精度
を要する高コストのプロセスを減らすことができ、また
ゲート絶縁膜の膜厚、膜質も改善されて優れた性能のＴ
ＰＴを得ることができる。
ＰＴの製造に陽極酸化法を導入することにより、高精度
を要する高コストのプロセスを減らすことができ、また
ゲート絶縁膜の膜厚、膜質も改善されて優れた性能のＴ
ＰＴを得ることができる。
第１図は本発明の一実施例によるＭＩＳ構造の縦型ＴＰ
Ｔを示す図、第２図（ａ）〜（ｊ）はその製造工程を示
す図、第３図（ａ）（ｂ）は他、の実施例の製造工程を
説明するための図、第４図は従来のＭＳ構造の縦型ＴＰ
Ｔを示す図、第５図は従来のＭＩＳ構造の縦型ＴＰＴを
示す図である。 １１・・・絶縁性基板、１２・・・ドレイン電極（第１
の主電極）、１３・・・ｎ中型ａ−Ｓｉ膜、１４・・・
第１の絶縁膜、１５・・・ゲート電極、１６・・・第１
の絶縁膜（陽極酸化膜）、１７・・・アンド−プロ−３
ｔ膜、１８・・・ｎ中型ａ−３ｉ膜、１９・・・ソース
電極（第２の主電極）。 出願人代理人 弁理士 鈴江武彦 第 図 第 図（２） 第 図 第 図（３） 第 図（４） 第３ 図
Ｔを示す図、第２図（ａ）〜（ｊ）はその製造工程を示
す図、第３図（ａ）（ｂ）は他、の実施例の製造工程を
説明するための図、第４図は従来のＭＳ構造の縦型ＴＰ
Ｔを示す図、第５図は従来のＭＩＳ構造の縦型ＴＰＴを
示す図である。 １１・・・絶縁性基板、１２・・・ドレイン電極（第１
の主電極）、１３・・・ｎ中型ａ−Ｓｉ膜、１４・・・
第１の絶縁膜、１５・・・ゲート電極、１６・・・第１
の絶縁膜（陽極酸化膜）、１７・・・アンド−プロ−３
ｔ膜、１８・・・ｎ中型ａ−３ｉ膜、１９・・・ソース
電極（第２の主電極）。 出願人代理人 弁理士 鈴江武彦 第 図 第 図（２） 第 図 第 図（３） 第 図（４） 第３ 図
Claims (2)
- （１）絶縁性基板上に第１の主電極を形成する工程と、
前記第１の主電極上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に所定パターンのゲート電極を形成
する工程と、前記ゲート電極表面を陽極酸化して第２の
絶縁膜で覆う工程と、この工程の後または前に前記ゲー
ト電極をマスクとして前記第１の絶縁膜をエッチング除
去する工程と、全面に動作層となる半導体膜を堆積する
工程と、前記半導体膜上に第２の主電極を形成する工程
とを備えたことを特徴とする縦型薄膜トランジスタの製
造方法。 - （２）前記半導体膜は、シリコン、炭素、ゲルマニウム
またはこれらの混合物を主成分とする非晶質半導体また
は多結晶半導体である特許請求の範囲第１項記載の縦型
薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30528387A JPH0284775A (ja) | 1987-03-02 | 1987-12-02 | 縦型薄膜トランジスタの製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4697287 | 1987-03-02 | ||
| JP62-46972 | 1987-03-02 | ||
| JP30528387A JPH0284775A (ja) | 1987-03-02 | 1987-12-02 | 縦型薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284775A true JPH0284775A (ja) | 1990-03-26 |
Family
ID=26387146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30528387A Pending JPH0284775A (ja) | 1987-03-02 | 1987-12-02 | 縦型薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284775A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774360A (ja) * | 1993-01-29 | 1995-03-17 | Gold Star Electron Co Ltd | 垂直形薄膜トランジスターの製造方法 |
| US6320221B1 (en) | 1998-12-30 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | TFT-LCD having a vertical thin film transistor |
| JP2002208701A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置 |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| JP2006013128A (ja) * | 2004-06-25 | 2006-01-12 | Nippon Hoso Kyokai <Nhk> | 有機又は無機トランジスタ及びその製造方法並びに画像表示装置 |
-
1987
- 1987-12-02 JP JP30528387A patent/JPH0284775A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| JPH0774360A (ja) * | 1993-01-29 | 1995-03-17 | Gold Star Electron Co Ltd | 垂直形薄膜トランジスターの製造方法 |
| US6320221B1 (en) | 1998-12-30 | 2001-11-20 | Hyundai Electronics Industries Co., Ltd. | TFT-LCD having a vertical thin film transistor |
| JP2002208701A (ja) * | 2001-01-09 | 2002-07-26 | Fuji Electric Co Ltd | Ｍｉｓ半導体装置 |
| JP2006013128A (ja) * | 2004-06-25 | 2006-01-12 | Nippon Hoso Kyokai <Nhk> | 有機又は無機トランジスタ及びその製造方法並びに画像表示装置 |
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