JPH0284937U - - Google Patents

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JPH0284937U
JPH0284937U JP16284888U JP16284888U JPH0284937U JP H0284937 U JPH0284937 U JP H0284937U JP 16284888 U JP16284888 U JP 16284888U JP 16284888 U JP16284888 U JP 16284888U JP H0284937 U JPH0284937 U JP H0284937U
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reset
signal
computer
interface
circuit
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【図面の簡単な説明】
第1図は本考案実施例の回路構成を示す回路図
、第2図は本考案実施例を適用したシステム構成
を示すブロツク図、第3図ないし第6図はそれぞ
れ第1図に示すリセツト回路100のリセツト信
号発生タイミングを示すタイミングチヤートであ
る。 1:プログラマブルコントローラ、2,3:入
出力装置、4:コンピユータ、10:デコーダ、
11:D型フリツプフロツプ、12:ウオツチド
ツグタイマ回路、13:オア回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部の処理回路と回線を通じて接続するための
    コンピユータのインターフエースのリセツトを行
    うリセツト回路において、前記コンピユータの内
    部の演算処理回路から送出されたデータ信号を入
    力し、前記データ信号がリセツトを指示する信号
    または該リセツトの解除を指示する信号であるこ
    とを検出して検出信号を出力する検出部と、該検
    出部からの前記検出信号に応じて前記インターフ
    エースのリセツトまたは該リセツトの解除の処理
    を行う処理部とを具えたことを特徴とするコンピ
    ユータのインターフエースのリセツト回路。
JP16284888U 1988-12-15 1988-12-15 Pending JPH0284937U (ja)

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JP16284888U JPH0284937U (ja) 1988-12-15 1988-12-15

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JPH0284937U true JPH0284937U (ja) 1990-07-03

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JP16284888U Pending JPH0284937U (ja) 1988-12-15 1988-12-15

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553761A (en) * 1978-10-18 1980-04-19 Nec Corp Information processor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5553761A (en) * 1978-10-18 1980-04-19 Nec Corp Information processor

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