JPH0287257A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ処理技術さらにはシングルチップマイ
クロコンピュータのデータ転送方式に適用して特に有効
な技術に関し１例えば、マルチプロセッサシステムにお
けるスレーブマイクロコンピュータとして使用されるよ
うなシングルチップマイコンに利用して有効な技術に関
する。

［従来の技術］ パーソナルコンピュータのようなマイクロコンピュータ
システムでは、マイクロコンピュータｒ、ＳＩをＩｌｏ
等のコントローラとして使用する場合のように２個以上
のマイクロプロセッサを用いて１つのシステムを構成す
ることがある。この場合、−船釣には一方がマスタプロ
セッサとして、また他方がこれを補助するスレーブプロ
セッサとして使われる。

例えば特開昭６０−０２７０３０のような２つのマイク
ロコンピュータを有するシステムでは。

マスク側とスレーブ側のマイクロコンピュータとの間で
転送が必要となる。

［発明が解決しようとする課題］ 従来提供されているマイクロコンピュータＬＳＩはスレ
ーブプロセッサとして動作する場合の処理効率について
充分配慮されておらず、例えばマスタプロセッサから送
られたデータをスレーブプロセッサが処理してＩ１０ポ
ートから出力する場合、Ｉ１０ポートの転送速度が遅い
と、マスタプロセッサから送られてくるデータをスレー
ブプロセッサは内部ＲＡＭに一時記憶しておく必要があ
った。この処理はスレーブプロセッサのプログラム実行
で行なうために、データ取込みに時間がかかり、結果的
にマスクプロセッサを待たせることになる。これを防ぐ
ため割込みによりマスクプロセッサに知らせる方法もあ
るが、この場合には割込処理時間がオーバヘッドとして
生ずる。また、逆に丁／○からのデータをマスクプロセ
ッサに送る場合には、Ｉｌｏからのデータ転送が速いと
データ抜けを起こすおそれがあった。

そこで、２つのプロセッサ間のデータ転送を高速で行な
えるようにするため、デュアルポー１−ＲＡＭを有する
パラレル・コミュニケーション・インタフェース回路を
内蔵したシングルチップ・マイクロコンピュータも提案
されている（［株］日立製作所、昭和６０年９月発行、
「日立マイクロコンピュータ　データブック　８ビツト
シングルチツプ」第７８７頁〜７８９頁参照）。

しかしながら、上記デュアルポートＲＡＭ内蔵のシング
ルチップ・マイクロコンピュータにあっては、デュアル
ポートＲＡＭへのデータの書込みがあったか否か常に監
視したり、アクセスの競合を回避しなければならない。

また、１回の通信量を大きくすべくデュアルポートＲＡ
Ｍの容量を大きくすると、マイクロコンピュータのアド
レス空間内においてデュアルボー１−　ＲＡ　Ｍのエリ
アの占める割合が大きくなってしまうという不都合があ
った。

本発明の目的は、簡単なハードウェアの追加でマルチプ
ロセッサシステムにおけるマイクロプロセッサ間のデー
タ転送の効率を向上させ得るようなシングルチップマイ
コンを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては５本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、データ入出力用の２つのファーストイン・フ
ァーストアウト方式のメモリ（以下、ＦＩＦＯと称する
）と、そのＦＩＦＯのデータ格納状態等を示すＦＩＦＯ
ステータスレジスタを設け、ステータスレジスタの内容
に応じて外部もしくは外部と内部のプロセッサに対して
割込みによってデータの転送があったことを知らせるよ
うにするものである。

［作用］ 上記した手段によれば、互いに接続された２つのマルチ
プロセッサ間でデータ転送を行なう場合、−旦内部のＲ
ＡＭにデータを格納する必要がないので、他方のプロセ
ッサの処理を待たずにＦＩＦＯが一杯になるまでデータ
を送り続けることができる。

また、ＦＩＦＯが一杯になると自動的にプロセッサに知
らされるため、常にデータ転送があったか否か監視して
いる必要がないとともに、ＦＩＦ○ステータスレジスタ
を読むことでＦＩＦＯ内のデータ格納状態を知ることが
できる。

［実施例］ 以下、本発明の一実施例を第１図に基づいて説明する。

メインＣＰＵ１５は外部Ｔ／○装置１８の制御およびデ
ータの送受信の機能を、シングルチップマイコン１に委
ねており、シングルチップマイコン１はＩ１０コントロ
ーラとして動作する。シングルチップマイコン１は、通
常のマイコンと同様にローカルＣＰＵ２と、ＲＡＭ７．
ＲＯＭ８．タイマ９．シリアルコミュニケーションイン
タフェース（以下、ＳＣＩと略す）１０．Ｉ１０ポート
１１等により構成され、これらの各機能ブロックは内部
バス１２によって互いに接続されている。

この実施例では上記回路ブロックの他、出力ＦＩＦＯ３
，入力ＦＩＦＯ４，ＦＩＦＯステータスレジスタ５．Ｆ
ＩＦＯ割込み制御回路６が設けられている。上記出力Ｆ
ＩＦ○３はメインＣＰＵ１５から転送されたデータを順
次記憶し、ローカルＣＰＵ２の読出しに応じて記憶した
順にデータをデータバス１２上に出力する。

上記入力ＦＩＦ○４は、ローカルＣＰＵ２がデータバス
１２を介して書き込んだデータを順次記憶し、メインＣ
ＰＵ１５の読出しに応じて記憶したｊｌＩＮにデータを
データバス１６上に出力する。

また、ＦＩＦ○ステータスレジスタ５は上記出力ＦＩＦ
○３や入力ＦＩＦＯ４の記憶データ量を、例えばＦＩＦ
Ｏ内のカウンタ等から引き出されたモニタ信号線１３で
常時モニタして保持する。ＦＩＦＯステータスレジスタ
５はメインおよびローカルのいずれのＣＰＵによっても
読出しが可能で。

ローカルＣＰＵ２からの読出しに対しては内部バス１２
上に、またメインＣＰＵ１５からの読出しに対しては外
部データバス１６上に入出力各ＦＩＦＯのデータ量に関
する情報を出力する。

また、ステータスレジスタ５は、ＦＩＦＯが空または満
杯か示すビットのみでもよいし、１／４゜２／４．３／
４のような段階で示したり、バイト単位でデータ量を示
すようにしてもよい。

一方、ＦＩＦＯ割込制御回路６はＦＩＦＯステータスレ
ジスタ５の内容に従ってローカルＣＰＵ２に対しては割
込要求信号線１４を用いて、メインＣＰＵ１５に対して
は外部割込要求信号線１７を用いて割込要求を行なう。

なお、Ｉ１０ポート１１は外部Ｉ１０装置１８に接続さ
れ、ローカルＣＰＵ２の制御のもとにデータ転送を行な
う。５ＣＩＩＯはローカルＣＰＵ２のシリアル転送用イ
ンタフェースである。ＲＯＭ８はローカルＣＰＵ２の動
作を制御するプログラムを格納する。ＲＡＭ７はローカ
ルＣＰＵ２が動作する場合のワーク領域として使用する
。また。

タイマ９はローカルＣＰＵ２に対するタイマ割込信号を
発生したり、外部イベントの周期を測定したりするのに
使用する。

上記実施例のシステムでは、メインＣＰＵ１５はローカ
ルＣＰＵ２の動作と無関係に出力ＦＩＦＯ３に対してそ
れが満杯になるまで、データを送信することができる。

従って、ローカルＣＰＵ２による低速のＩｌｏの処理終
了を待つ必要がなくなり、その時間を他の処理に使うこ
とができ、システム全体のスループットの向上が可能と
なる。

また、受信処理においては、例えば外部Ｉ１０装置１８
から送られるデータをその度に受信する必要がなく、あ
る程度入力ＦＩＦＯにデータがたまって割込制御回路６
からの割込要求を受けてから処理することができるので
、メインＣＰＵＩ　５は一連の処理を中断することなく
データの受信を実行することが可能となる。

また、出力ＦＩＦＯ３と入力ＦＩ　ＦＯ４を別々に設け
ているので、メインＣＰＵ１５によるデータの送信とロ
ーカルＣＰＵ２によるデータの送信を同時に行なうこと
も可能である。

なお、上記実施例では、ＦＩＦ○ステータスレジスタ５
にＦＩＦＯ３と４の記憶データ量を保持するとしたが、
ステータスレジスタ５には、送受信したデータの量の他
、例えば、データの転送終了を示すピッ１〜を設け、一
連のデータ転送終了時に何らかの手段でこのビットにＩ
Ｉ　Ｉ　ＩＩを立てることで、ＦＩＦＯが満杯になる前
に割込制御回路６から割込み要求信号を出力させ、デー
タ転送があったことを転送先のＣＰＵに知らせるように
することもできる。

以上説明したように上記実施例のシングルチップマイコ
ンは、データ入出力用の２つのＰＩＦ、０と、そのＦＩ
ＦＯのデータ格納状態等を示すＦＩＦＯステータスレジ
スタを設け、ステータスレジスタの内容に応じて外部も
しくは外部と内部のプロセッサに対して割込みによって
データの転送があったことを知らせるようにしたので、
互いに接続された２つのマルチプロセッサ間でデータ転
送を行なう場合、−旦内部のＲＡＭにデータを格納する
必要がなく、他方のプロセッサの処理を待たずにＦＩＦ
Ｏが一杯になるまでデータを送り続けることができると
いう作用により、データ転送効率を高め、システムのス
ループッＩ・を向上させることができるという効果があ
る。

また、入出力用ＦＩＦＯが一杯になると自動的にプロセ
ッサに知らされるため、常にデータ転送があったか否か
監視している必要がない６さらに、パラレル通信用のデ
ュアルポートＲＡＭを内蔵したシングルチップマイコン
では、−回のデータ通信量を多くしようとすると、有効
アドレス空間が狭められてしまうが、ＦＩＦＯをデータ
の転送に使用した上記実施例では、ＦＩＦＯの容量の大
小にかかわりなく、唯一つのアドレスを割り当てるだけ
でよいので、有効アドレス空間が広くなるという効果が
ある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、大刀泪ＦｒＦ○と出力用ＦＩＦＯを別々に設けている
が、いずれか一方のみとしたり、双方向のＦＩＦＯを設
けるようにすることも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＦＩＦＯ内蔵のシン
グルチップマイコンをＩ１０コントローラとして使用し
たシステムに適用した場合について説明したが、この発
明はそれに限定されるものでなく、スレーブプロセッサ
として使用する場合に広く利用することができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、簡単なハードウェアの追加でマルチプロセッ
サシステムにおけるマイクロプロセッサ間のデータ転送
の効率を高め、システムのスループットを向上させるこ
とができる。

【図面の簡単な説明】

第１図は、本発明に係るシングルチップマイコンの一実
施例と、それをＩ１０コントローラとして使用したマル
チプロセッサシステムの一例を示すブロック図である。 １・・・・シングルチップマイコン、１０・・・・シリ
アルコミュニケーションインタフェース回路。 １２・・・・内部バス、１３・・・・モニタ信号線、１
４．１７・・・・割込信号線、１６・・・・外部データ
バス。 第　　′Ｌ　　図 一一一」

Claims (1)

1. 【特許請求の範囲】 １、外部データバスに接続され、他のデータ処理装置と
   の間のデータ転送を可能にするファーストイン・ファー
   ストアウト方式のデータバッファを備えていることを特
   徴とするデータ処理装置。 ２、上記データバッファ内のデータが所定の量に達した
   ときに制御手段に対してデータの転送を促す信号を出力
   する制御回路を備えていることを特徴とする請求項１記
   載のデータ処理装置。 ３、少なくとも上記データバッファ内のデータ格納状態
   を表示可能なステータスレジスタを備えていることを特
   徴とする請求項１または請求項２記載のデータ処理装置
   。