JPH0287364A - 記憶装置のアクセス方法 - Google Patents
記憶装置のアクセス方法Info
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- JPH0287364A JPH0287364A JP23802488A JP23802488A JPH0287364A JP H0287364 A JPH0287364 A JP H0287364A JP 23802488 A JP23802488 A JP 23802488A JP 23802488 A JP23802488 A JP 23802488A JP H0287364 A JPH0287364 A JP H0287364A
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- Japan
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- signal
- circuit
- address generation
- frame memory
- ram
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、映像信号及び音声信号をデジタル記録再生
する装置における記憶装置のアクセス方法に関する。
する装置における記憶装置のアクセス方法に関する。
［従来の技術と解決すべき課題］
従来、ＤＡＴにおいては、記録再生信号を一時５己憶す
るフレームメモリを備えている。このフレームメモリは
例えば１２８にのＲＡＭ２個で構成され、再生時にはイ
ンターリーブ処理、誤り訂正処理等を時分割で行なって
いる。しかし、映像信号及び音声信号を同時に処理する
ようなデジタルＶＴＲでは、映像信号と音声信号の夫々
に対してインターリーブ処理や誤り訂正処理、あるいは
補間処理が必要になってくるので、フレームメモリに対
するアクセスが複雑になり、上述したＤＡＴのような簡
単なメモリアクセス方法では各処理を確実に行なうこと
ができず、各処理部がフレームメモリを有効にアクセス
できないという問題があった。
るフレームメモリを備えている。このフレームメモリは
例えば１２８にのＲＡＭ２個で構成され、再生時にはイ
ンターリーブ処理、誤り訂正処理等を時分割で行なって
いる。しかし、映像信号及び音声信号を同時に処理する
ようなデジタルＶＴＲでは、映像信号と音声信号の夫々
に対してインターリーブ処理や誤り訂正処理、あるいは
補間処理が必要になってくるので、フレームメモリに対
するアクセスが複雑になり、上述したＤＡＴのような簡
単なメモリアクセス方法では各処理を確実に行なうこと
ができず、各処理部がフレームメモリを有効にアクセス
できないという問題があった。
この発明は上記実情に鑑みて成されたもので、映像信号
の記録再生を行なうデジタル記録再生装置において、複
数のフレームメモリを効率的に利用し得る記憶装置のア
クセス方法を提供することを目的とする。
の記録再生を行なうデジタル記録再生装置において、複
数のフレームメモリを効率的に利用し得る記憶装置のア
クセス方法を提供することを目的とする。
［課題を解決するための手段及び作用］この発明は上記
目的を達成するため、デジタルデータを記憶する複数の
ｌモリを備えたデジタル記録再生装置において、映像信
号の同期信号を基に上記複数の゛メモリを多重にアクセ
スするようにしたことを特徴とするものである。
目的を達成するため、デジタルデータを記憶する複数の
ｌモリを備えたデジタル記録再生装置において、映像信
号の同期信号を基に上記複数の゛メモリを多重にアクセ
スするようにしたことを特徴とするものである。
映像信号の同期信号を基に複数のメモリを多重にアクセ
スすることにより、複数の処理回路が上記メモリを同時
にアクセスすることができ、その処理動作が高速に行な
われ、メモリが効率的に使用される。
スすることにより、複数の処理回路が上記メモリを同時
にアクセスすることができ、その処理動作が高速に行な
われ、メモリが効率的に使用される。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はデジタルＶＴＲにおける再生信号処理アドレス
発生回路の構成を示すブロック図である。この再生信号
処理アドレス発生回路は、同図に示すように再生データ
アドレス発生回路１１゜誤り訂正アドレス発生回路１２
、輝度信号アドレス発生回路１３、色差信号アドレス発
生回路１４、オーディオ信号アドレス発生回路■５、及
びこれらのアドレス発生回路１１〜１５を時分割制御す
るフレームメモリアクセス制御回路１６により構成され
る。上記アドレス発生回路１１〜１５は、それぞれ端子
１７ａ。
発生回路の構成を示すブロック図である。この再生信号
処理アドレス発生回路は、同図に示すように再生データ
アドレス発生回路１１゜誤り訂正アドレス発生回路１２
、輝度信号アドレス発生回路１３、色差信号アドレス発
生回路１４、オーディオ信号アドレス発生回路■５、及
びこれらのアドレス発生回路１１〜１５を時分割制御す
るフレームメモリアクセス制御回路１６により構成され
る。上記アドレス発生回路１１〜１５は、それぞれ端子
１７ａ。
１７ｂを介して後述するフレームメモリを構成する第ｌ
ＲＡＭ及び第２ＲＡＭに接続される。この第１及びｍ
２ ＲＡ Ｍは、それぞれ表示画像の１画面分のデータ
を記憶できる容量例えば２５６にの容量を有し、第３図
に示すような記憶構成となっている。また、上記再生デ
ータアドレス発生回路１１は復調されたデータをフレー
ムメモリに書込む際のアドレスを発生する回路、誤り訂
正アドレス発生回路１２はフレームメモリのデータに対
して誤り訂正を行なう際のアドレスを発生する回路、輝
度信号アドレス発生回路１３はフレームメモリ内の輝度
信号のデータに対して補間処理を行なう際のアドレスを
発生する回路、色差信号アドレス発生回路１４はフレー
ムメモリ内の色差信号のデータに対して補間処理を行な
う際のアドレスを発生する回路、オーディオ信号アドレ
ス発生回路１５はフレームメモリ内のオーディオデータ
に対して補間処理を行なう際のアドレスを発生する回路
である。上記フレームメモリアクセス制御回路１６は、
詳細を後述するように入力端子Ｉｔ−１３に入力される
ヘッド切換信号ＨＳＷ、映像信号の垂直同期信号に同期
した垂直タイミング信号５ＲＥＦ、映像信号の水平同期
信号Ｈ３に基づいて制御信号を発生し、上記アドレス発
生回路１１−１５にそれぞれアクセス許可信号ＥＮＩ−
ＥＮ５を与えると共に、誤り訂正アドレス発生回路１２
に動作基準信号ＥＣＲＢ、輝度信号アドレス発生回路Ｉ
３及び色差信号アドレス発生回路１４に動作基準信号Ｖ
ＲＢ。
ＲＡＭ及び第２ＲＡＭに接続される。この第１及びｍ
２ ＲＡ Ｍは、それぞれ表示画像の１画面分のデータ
を記憶できる容量例えば２５６にの容量を有し、第３図
に示すような記憶構成となっている。また、上記再生デ
ータアドレス発生回路１１は復調されたデータをフレー
ムメモリに書込む際のアドレスを発生する回路、誤り訂
正アドレス発生回路１２はフレームメモリのデータに対
して誤り訂正を行なう際のアドレスを発生する回路、輝
度信号アドレス発生回路１３はフレームメモリ内の輝度
信号のデータに対して補間処理を行なう際のアドレスを
発生する回路、色差信号アドレス発生回路１４はフレー
ムメモリ内の色差信号のデータに対して補間処理を行な
う際のアドレスを発生する回路、オーディオ信号アドレ
ス発生回路１５はフレームメモリ内のオーディオデータ
に対して補間処理を行なう際のアドレスを発生する回路
である。上記フレームメモリアクセス制御回路１６は、
詳細を後述するように入力端子Ｉｔ−１３に入力される
ヘッド切換信号ＨＳＷ、映像信号の垂直同期信号に同期
した垂直タイミング信号５ＲＥＦ、映像信号の水平同期
信号Ｈ３に基づいて制御信号を発生し、上記アドレス発
生回路１１−１５にそれぞれアクセス許可信号ＥＮＩ−
ＥＮ５を与えると共に、誤り訂正アドレス発生回路１２
に動作基準信号ＥＣＲＢ、輝度信号アドレス発生回路Ｉ
３及び色差信号アドレス発生回路１４に動作基準信号Ｖ
ＲＢ。
オーディオ信号アドレス発生回路１５に動作基準信号Ａ
ＲＢを出力する。アドレス発生回路１１〜１５は、フレ
ームメモリアクセス制御回路１６からのアクセス許可信
号ＥＮＩ−ＥＮ５及び動作基準信号ＥＣＲＢ、ＶＲＢ、
ＡＲＢ１．：従ッテ動作し、フレームメモリを時分割に
アクセスする。
ＲＢを出力する。アドレス発生回路１１〜１５は、フレ
ームメモリアクセス制御回路１６からのアクセス許可信
号ＥＮＩ−ＥＮ５及び動作基準信号ＥＣＲＢ、ＶＲＢ、
ＡＲＢ１．：従ッテ動作し、フレームメモリを時分割に
アクセスする。
次に上記フレームメモリアクセス制御回路１６の詳細に
ついて第２図により説明する。同図において２１はエツ
ジ検出回路で、このエツジ検出回路２１には入力端子１
１．１２を介して３０Ｈｚのヘッド切換信号Ｈ３Ｗ及び
垂直タイミング信号５ＲＥＦが人力される。上記エツジ
検出回路２１は、ヘッド切換信号ＨＳＷの立上りエツジ
を検出して３０Ｈｚのリセット信号ＰＢＲＢと、垂直タ
イミング信号５ＲＥＦに同期した３０Ｈｚのリセット信
号ＶＣＲＢを作成し、９ビツト構成の第１カウンタ２２
及び第２カウンタ２３のリセット端子にそれぞれ人力す
る。また、上記第１及び第２のカウンタ２２．２３のク
ロック端子には、入力端子■３より水平同期信号Ｈ３が
与えられる。上記カウンタ２２゜２３は、エツジ検出回
路２Ｉからの信号によりリセットされた後、水平同期信
号Ｈ８によりカウントアツプ動作し、そのカウント値を
条件比較回路２４へ出力する。この条件比較回路２４は
、カウンタ２２゜２３のカウント値に基づいて誤り訂正
アドレス発生回路１２に対する動作基準信号ＥＣＲＢ、
輝度信号アドレス発生回路１３及び色差信号アドレス発
生回路１４に対する動作基準信号ＶＲＢ、オーディオ信
号アドレス発生回路１４に対する動作基準信号ＡＲＢを
発生する。すなわち、条件比較回路２４は、第１カウン
タ２２のカウント値を基に、そのカウント値がｒ１５９
Ｊの時に水平同期信号と同一パルス幅のＡＲＢ信号を発
生すると共に、カウント値がｒ１５９Ｊ及びｒ４２１Ｊ
の時に水平同期信号と同一パルス幅のＶＲＢ信号を発生
し、更に第２カウンタ２３のカウント値を基に、そのカ
ウント値がｒ２２３Ｊ及びｒ４８５Ｊの時に水平同期信
号と同一パルス幅のＥＣＲＢ信号を発生する。
ついて第２図により説明する。同図において２１はエツ
ジ検出回路で、このエツジ検出回路２１には入力端子１
１．１２を介して３０Ｈｚのヘッド切換信号Ｈ３Ｗ及び
垂直タイミング信号５ＲＥＦが人力される。上記エツジ
検出回路２１は、ヘッド切換信号ＨＳＷの立上りエツジ
を検出して３０Ｈｚのリセット信号ＰＢＲＢと、垂直タ
イミング信号５ＲＥＦに同期した３０Ｈｚのリセット信
号ＶＣＲＢを作成し、９ビツト構成の第１カウンタ２２
及び第２カウンタ２３のリセット端子にそれぞれ人力す
る。また、上記第１及び第２のカウンタ２２．２３のク
ロック端子には、入力端子■３より水平同期信号Ｈ３が
与えられる。上記カウンタ２２゜２３は、エツジ検出回
路２Ｉからの信号によりリセットされた後、水平同期信
号Ｈ８によりカウントアツプ動作し、そのカウント値を
条件比較回路２４へ出力する。この条件比較回路２４は
、カウンタ２２゜２３のカウント値に基づいて誤り訂正
アドレス発生回路１２に対する動作基準信号ＥＣＲＢ、
輝度信号アドレス発生回路１３及び色差信号アドレス発
生回路１４に対する動作基準信号ＶＲＢ、オーディオ信
号アドレス発生回路１４に対する動作基準信号ＡＲＢを
発生する。すなわち、条件比較回路２４は、第１カウン
タ２２のカウント値を基に、そのカウント値がｒ１５９
Ｊの時に水平同期信号と同一パルス幅のＡＲＢ信号を発
生すると共に、カウント値がｒ１５９Ｊ及びｒ４２１Ｊ
の時に水平同期信号と同一パルス幅のＶＲＢ信号を発生
し、更に第２カウンタ２３のカウント値を基に、そのカ
ウント値がｒ２２３Ｊ及びｒ４８５Ｊの時に水平同期信
号と同一パルス幅のＥＣＲＢ信号を発生する。
又、上記エツジ検出回路２１から出力されるＰＢＲＢ信
号は、１／２分周回路２５で１／２分周され、ＲＡＭ切
換信号ＲＣＨＩとしてラッチ回路２Ｂ及びバス割当て回
路２８へ送られる。上記ラッチ回路２６は、上記ＲＡＭ
切換信号ＲＣＨＩを条件比較回路２４から出力される動
作基準信号ＡＲＢに同期してラッチし、ＲＡＭ切換信号
ＲＣＨ３としてバス割当て回路２８へ出力する。更に、
条件比較回路２４から出力される動作基準信号ＥＣＲＢ
は、１／４分周回路２７で１／４分周され、ＲＡＭ切換
信号ＲＣＨ４としてバス割当て回路２８へ送られる。
号は、１／２分周回路２５で１／２分周され、ＲＡＭ切
換信号ＲＣＨＩとしてラッチ回路２Ｂ及びバス割当て回
路２８へ送られる。上記ラッチ回路２６は、上記ＲＡＭ
切換信号ＲＣＨＩを条件比較回路２４から出力される動
作基準信号ＡＲＢに同期してラッチし、ＲＡＭ切換信号
ＲＣＨ３としてバス割当て回路２８へ出力する。更に、
条件比較回路２４から出力される動作基準信号ＥＣＲＢ
は、１／４分周回路２７で１／４分周され、ＲＡＭ切換
信号ＲＣＨ４としてバス割当て回路２８へ送られる。
上記ＲＡＭ切換信号ＲＣＨＩは復調された再生データを
フレームメモリに書込む際に、書込み動作の対象となる
ＲＡＭを判別する信号であり、ＲＡＭ切換信号ＲＣＨ３
はフレームメモリ内のデータを外部回路に出力する際に
、読出しの対象となるＲＡＭを判別する信号である。ま
た、ＲＡＭ切換信号ＲＣＨ４は、フレームメモリのデー
タに対して誤り訂正処理を施す際の読出し／書込み動作
の対象となるＲＡＭを判別する信号である。バス割当て
回路２８は、上記ＲＡＭ切換信号ＲＣＨＩ 。
フレームメモリに書込む際に、書込み動作の対象となる
ＲＡＭを判別する信号であり、ＲＡＭ切換信号ＲＣＨ３
はフレームメモリ内のデータを外部回路に出力する際に
、読出しの対象となるＲＡＭを判別する信号である。ま
た、ＲＡＭ切換信号ＲＣＨ４は、フレームメモリのデー
タに対して誤り訂正処理を施す際の読出し／書込み動作
の対象となるＲＡＭを判別する信号である。バス割当て
回路２８は、上記ＲＡＭ切換信号ＲＣＨＩ 。
ＲＣＨ３、ＲＣＨ４に基づいて時分割にＲＡＭのアクセ
ス許可信号ＥＮＩ−ＥＮ５を出力する。
ス許可信号ＥＮＩ−ＥＮ５を出力する。
しかして、上記端子１７ａ、 １７ｂに接続される第ｌ
ＲＡＭ及び第２ＲＡＭには、第３図に示すように再生デ
ータが記憶される。すなわち、各ＲＡＭは、第３図（ａ
）、（ｂ）に示すように第１エリア（アドレスの最上位
ビットが０”） ３１と第２のエリア（アドレスの最上
位ビットが１１″）３２に分けられており、第１エリア
３１にはテープの一アジマストラック上に記録されてい
るデータがＮＲＺ Ｉ復調されて記憶信れ、第２エリア
３２にはテープの＋アジマストラック上に記録されてい
るデータがＮＲＺ Ｉ復調されて記憶される。上記第１
エリア３１には、同図（Ｃ）に詳細を示すようにＦＯ〜
Ｆ７フレームの映像データ、Ｆ１６フレームの音声デー
タ、Ｐパリティが記憶される。この場合、上記ＦＯ〜Ｆ
７の各フレームにはＱパリティが付加されている。また
、Ｆ１Ｂフレームは、更に４つの音声フレームＡＦＯ〜
ＡＦ３に分割され、それぞれＰパリティ及びＱパリティ
が付加されている。一方、第２エリア３２に対しても第
１エリア３１と同様にしてＦ８〜Ｆ１５フレームの映像
データ。
ＲＡＭ及び第２ＲＡＭには、第３図に示すように再生デ
ータが記憶される。すなわち、各ＲＡＭは、第３図（ａ
）、（ｂ）に示すように第１エリア（アドレスの最上位
ビットが０”） ３１と第２のエリア（アドレスの最上
位ビットが１１″）３２に分けられており、第１エリア
３１にはテープの一アジマストラック上に記録されてい
るデータがＮＲＺ Ｉ復調されて記憶信れ、第２エリア
３２にはテープの＋アジマストラック上に記録されてい
るデータがＮＲＺ Ｉ復調されて記憶される。上記第１
エリア３１には、同図（Ｃ）に詳細を示すようにＦＯ〜
Ｆ７フレームの映像データ、Ｆ１６フレームの音声デー
タ、Ｐパリティが記憶される。この場合、上記ＦＯ〜Ｆ
７の各フレームにはＱパリティが付加されている。また
、Ｆ１Ｂフレームは、更に４つの音声フレームＡＦＯ〜
ＡＦ３に分割され、それぞれＰパリティ及びＱパリティ
が付加されている。一方、第２エリア３２に対しても第
１エリア３１と同様にしてＦ８〜Ｆ１５フレームの映像
データ。
ＦｌＴフレームの音声データ、Ｐパリティが記憶される
。
。
次に上記実施例の動作を第４図及び第５図のタイミング
チャートを参照して説明する。第２図に詳細を示すフレ
ームメモリアクセス制御回路１６は、入力端子１１．１
２に第４図のタイミングチャートに示すヘッド切換信号
ＨＳＷ、垂直タイミング信号５ＲＥＦが人力されると、
エツジ検出回路２１が上記入力信号のエツジを検出し、
ヘッド切換信号Ｈ３Ｗの立上りエツジに同期した３０Ｈ
ｚのリセット信号ＰＢＲＢを出力すると共に、垂直タイ
ミング信号５ＲＥＦに同期した３０Ｈｚのリセット信号
ＶＣＲＢを発生する。この場合、エツジ検出回路２１は
、垂直タイミング信号５ＲＥＦを１つ置きに検出し、リ
セット信号ＰＢＲＢと略同じタイミングでリセット信号
ＶＣＲＢを出力する。そして、上記エツジ検出回路２１
から出力されるリセット信号ＰＢＲＢ、ＶＣＲＢ１．：
よりカラン９２２゜２３がそれぞれリセットされる。こ
のカウンタ２２゜２３は、リセットされた後、水平同期
信号Ｈ３によりカウントアツプ動作を開始し、そのカウ
ント値を条件比較回路２４に入力する。また、上記エツ
ジ検出回路２１から出力される３０ＨｚのＰＢＲＢ信号
は、１／２分周回路２５により１／２分周され、ＲＡＭ
切換信号ＲＣＨＬとしてラッチ回路２６及びバス割当て
回路２８に人力される。
チャートを参照して説明する。第２図に詳細を示すフレ
ームメモリアクセス制御回路１６は、入力端子１１．１
２に第４図のタイミングチャートに示すヘッド切換信号
ＨＳＷ、垂直タイミング信号５ＲＥＦが人力されると、
エツジ検出回路２１が上記入力信号のエツジを検出し、
ヘッド切換信号Ｈ３Ｗの立上りエツジに同期した３０Ｈ
ｚのリセット信号ＰＢＲＢを出力すると共に、垂直タイ
ミング信号５ＲＥＦに同期した３０Ｈｚのリセット信号
ＶＣＲＢを発生する。この場合、エツジ検出回路２１は
、垂直タイミング信号５ＲＥＦを１つ置きに検出し、リ
セット信号ＰＢＲＢと略同じタイミングでリセット信号
ＶＣＲＢを出力する。そして、上記エツジ検出回路２１
から出力されるリセット信号ＰＢＲＢ、ＶＣＲＢ１．：
よりカラン９２２゜２３がそれぞれリセットされる。こ
のカウンタ２２゜２３は、リセットされた後、水平同期
信号Ｈ３によりカウントアツプ動作を開始し、そのカウ
ント値を条件比較回路２４に入力する。また、上記エツ
ジ検出回路２１から出力される３０ＨｚのＰＢＲＢ信号
は、１／２分周回路２５により１／２分周され、ＲＡＭ
切換信号ＲＣＨＬとしてラッチ回路２６及びバス割当て
回路２８に人力される。
上記条件比較回路２４は、カウンタ２２．２３のカウン
ト値に基づいて動作基準信号ＥＣＲＢ、ＶＲＢ。
ト値に基づいて動作基準信号ＥＣＲＢ、ＶＲＢ。
ＡＲＢを発生する。すなわち、条件比較回路２４は、第
５図のタイミングチャートに示すように、まず、第１カ
ウンタ２２のカウント値がｒ１５９Ｊの時に動作基準信
号ＡＲＢを発生すると共に、カウント値がｒ１５９Ｊ及
びｒ４’２１Ｊの時に動作基準信号ＶＲＢを発生し、Ａ
ＲＢ信号を第１図のオーディオ信号アドレス発生回路１
５へ出力し、ＶＲＢ信号を輝度信号アドレス発生回路１
３及び色差信号アドレス発生回路１４へ出力する。上記
条件比較回路２４からＡＲＢ信号が出力されると、その
立下りエツジで上記１／２分周回路２５から出力されて
いるＲＡＭ切換信号ＲＣＨＩがラッチ回路２Ｂにラッチ
され、ＲＡＭ切換信号ＲＣＨ３としてバス割当て回路２
８へ送られる。また、条件比較回路２４は、第２カウン
タ２３のカウント値がｒ２２３Ｊ及びｒ４８５Ｊの時・
に動作基準信号ＥＣＲＢを発生し、誤り訂正アドレス発
生回路１２へ出力すると共に１／４分周回路２７に入力
する。この１／４分周回路２７は、上記上記ＥＣＲＢ信
号を１／４分周し、ＲＡＭ切換信号ＲＣＨ４としてバス
割当て回路２８へ出力する。このバス割当て回路２８は
、上記ＲＡＭ切換信号ＲＣＨＩ 、ＲＣＨ３、ＲＣＨ４
に基づいてアクセス許可信号ＥＮＩ〜ＥＮ５を作成し、
アドレス発生回路１１−１５へ出力する。これらのアド
レス発生回路１１〜１５は、上記アクセス許可信号ＥＮ
Ｉ−ＥＮ５及び動作基準信号ＥＣＲＢ。
５図のタイミングチャートに示すように、まず、第１カ
ウンタ２２のカウント値がｒ１５９Ｊの時に動作基準信
号ＡＲＢを発生すると共に、カウント値がｒ１５９Ｊ及
びｒ４’２１Ｊの時に動作基準信号ＶＲＢを発生し、Ａ
ＲＢ信号を第１図のオーディオ信号アドレス発生回路１
５へ出力し、ＶＲＢ信号を輝度信号アドレス発生回路１
３及び色差信号アドレス発生回路１４へ出力する。上記
条件比較回路２４からＡＲＢ信号が出力されると、その
立下りエツジで上記１／２分周回路２５から出力されて
いるＲＡＭ切換信号ＲＣＨＩがラッチ回路２Ｂにラッチ
され、ＲＡＭ切換信号ＲＣＨ３としてバス割当て回路２
８へ送られる。また、条件比較回路２４は、第２カウン
タ２３のカウント値がｒ２２３Ｊ及びｒ４８５Ｊの時・
に動作基準信号ＥＣＲＢを発生し、誤り訂正アドレス発
生回路１２へ出力すると共に１／４分周回路２７に入力
する。この１／４分周回路２７は、上記上記ＥＣＲＢ信
号を１／４分周し、ＲＡＭ切換信号ＲＣＨ４としてバス
割当て回路２８へ出力する。このバス割当て回路２８は
、上記ＲＡＭ切換信号ＲＣＨＩ 、ＲＣＨ３、ＲＣＨ４
に基づいてアクセス許可信号ＥＮＩ〜ＥＮ５を作成し、
アドレス発生回路１１−１５へ出力する。これらのアド
レス発生回路１１〜１５は、上記アクセス許可信号ＥＮ
Ｉ−ＥＮ５及び動作基準信号ＥＣＲＢ。
ＶＲＢ、ＡＲＢにより時分割制御される。
すなわち、再生データアドレス発生回路１１は、ＲＡＭ
切換信号ＲＣＨＩがローレベルの時に第ｌＲＡＭ、ハイ
レベルの時に第２ＲＡＭをアクセスするように制御され
、更にヘッド切換信号Ｈ８Ｗがローレベルの時に第１エ
リア３Ｌハイレベルの時に第２エリア３２をアクセスす
るように制御される。
切換信号ＲＣＨＩがローレベルの時に第ｌＲＡＭ、ハイ
レベルの時に第２ＲＡＭをアクセスするように制御され
、更にヘッド切換信号Ｈ８Ｗがローレベルの時に第１エ
リア３Ｌハイレベルの時に第２エリア３２をアクセスす
るように制御される。
輝度信号アドレス発生回路１３及び色差信号アドレス発
生回路１４は、ＲＡＭ切換信号ＲＣＨ３がローレベルの
時に第ｌＲＡＭ、ハイレベルの時に第２ＲＡＭをアクセ
スするように制御され、更にその各アクセス期間の前半
（第４図の■の期間）では第１エリア３１のＦＯ〜ＦＩ
フレーム、後半（第４図の■の期間）では第２エリア３
２のＦ８〜Ｆ１５フレームをアクセスするように制御さ
れる。
生回路１４は、ＲＡＭ切換信号ＲＣＨ３がローレベルの
時に第ｌＲＡＭ、ハイレベルの時に第２ＲＡＭをアクセ
スするように制御され、更にその各アクセス期間の前半
（第４図の■の期間）では第１エリア３１のＦＯ〜ＦＩ
フレーム、後半（第４図の■の期間）では第２エリア３
２のＦ８〜Ｆ１５フレームをアクセスするように制御さ
れる。
オーディオ信号アドレス発生回路１５は、ＲＡＭ切換信
号ＲＣＨ３がローレベルの時に第ｌＲＡＭ。
号ＲＣＨ３がローレベルの時に第ｌＲＡＭ。
ハイレベルの時に第２ＲＡＭをアクセスするように制御
される。
される。
誤り訂正アドレス発生回路１２は、ＲＡＭ切換信号ＲＣ
Ｈ４がローレベルの時第ｌＲＡＭ、ハイレベルの時に第
２ＲＡＭがアクセスするように制御され、更にその各ア
クセス期間の前半（第４図の■の期間）では第１エリア
３Ｌ後半（第４図の■の期間）では第２エリア３２をア
クセスするように制御される。
Ｈ４がローレベルの時第ｌＲＡＭ、ハイレベルの時に第
２ＲＡＭがアクセスするように制御され、更にその各ア
クセス期間の前半（第４図の■の期間）では第１エリア
３Ｌ後半（第４図の■の期間）では第２エリア３２をア
クセスするように制御される。
また、上記アドレス発生回路１１〜１５が同時に同一の
ＲＡＭをアクセスする場合には、バス割当て回路２８か
らのアクセス許可信号ＥＮＩ〜ＥＮ５により制御される
。
ＲＡＭをアクセスする場合には、バス割当て回路２８か
らのアクセス許可信号ＥＮＩ〜ＥＮ５により制御される
。
［発明の効果］
以上詳記したようにこの発明によれば、映像信号及び音
声信号に対するデジタルデータを記憶する複数のメモリ
を備えたデジタル記録再生装置において、映像信号の同
期信号を基に上記複数のメモリを多重にアクセスするよ
うにしたので、複数の処理回路により上記メモリを同時
に使用する場合において、複数の処理回路によるメモリ
の使用を高速に制御でき、複数のメモリを効率的に利用
することができる。
声信号に対するデジタルデータを記憶する複数のメモリ
を備えたデジタル記録再生装置において、映像信号の同
期信号を基に上記複数のメモリを多重にアクセスするよ
うにしたので、複数の処理回路により上記メモリを同時
に使用する場合において、複数の処理回路によるメモリ
の使用を高速に制御でき、複数のメモリを効率的に利用
することができる。
第１図ないし第５図はこの発明の一実施例を示すもので
、第１図は回路構成を示すブロック図、第２図はフレー
ムメモリアクセス制御回路の詳細を示すブロック図、第
３図はフレームメモリのアドレスマツプを示す図、第４
図及び第５図は動作を説明するためのタイミングチャー
トである。 １１・・・再生データアドレス発生回路、１２・・・誤
り訂正アドレス発生回路、１３・・・輝度信号アドレス
発生回路、１４・・・色差信号アドレス発生回路、１５
・・・オーディオ信号アドレス発生回路、１６・・・フ
レームメモリアクセス制御回路、２１・・・エツジ検出
回路、２２゜２３・・・カウンタ、２４・・・条件比較
回路、２５・・・１／２分周回路、２Ｂ・・・ラッチ回
路、２７・・・１／４分周回路、２８・・・バス割当て
回路。 出願人代理人 弁理士 鈴江武彦
、第１図は回路構成を示すブロック図、第２図はフレー
ムメモリアクセス制御回路の詳細を示すブロック図、第
３図はフレームメモリのアドレスマツプを示す図、第４
図及び第５図は動作を説明するためのタイミングチャー
トである。 １１・・・再生データアドレス発生回路、１２・・・誤
り訂正アドレス発生回路、１３・・・輝度信号アドレス
発生回路、１４・・・色差信号アドレス発生回路、１５
・・・オーディオ信号アドレス発生回路、１６・・・フ
レームメモリアクセス制御回路、２１・・・エツジ検出
回路、２２゜２３・・・カウンタ、２４・・・条件比較
回路、２５・・・１／２分周回路、２Ｂ・・・ラッチ回
路、２７・・・１／４分周回路、２８・・・バス割当て
回路。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 映像信号及び音声信号を記憶する複数の記憶装置と、上
記映像信号及び音声信号に対する複数の処理を行なう処
理系を備えたデジタルＶＴＲにおいて、上記処理系は上
記映像信号の同期信号を基に上記複数の処理を多重に行
なうよう上記複数の記憶装置をアクセスすることを特徴
とする記憶装置のアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23802488A JPH0287364A (ja) | 1988-09-22 | 1988-09-22 | 記憶装置のアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23802488A JPH0287364A (ja) | 1988-09-22 | 1988-09-22 | 記憶装置のアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287364A true JPH0287364A (ja) | 1990-03-28 |
Family
ID=17024030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23802488A Pending JPH0287364A (ja) | 1988-09-22 | 1988-09-22 | 記憶装置のアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287364A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661591A2 (en) | 1993-12-29 | 1995-07-05 | Eastman Kodak Company | Photographic elements containing loaded ultraviolet absorbing polymer latex |
| EP0695968A2 (en) | 1994-08-01 | 1996-02-07 | Eastman Kodak Company | Viscosity reduction in a photographic melt |
-
1988
- 1988-09-22 JP JP23802488A patent/JPH0287364A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661591A2 (en) | 1993-12-29 | 1995-07-05 | Eastman Kodak Company | Photographic elements containing loaded ultraviolet absorbing polymer latex |
| EP0695968A2 (en) | 1994-08-01 | 1996-02-07 | Eastman Kodak Company | Viscosity reduction in a photographic melt |
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