JPH0287571A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトレンチ型蓄積容量をもつ半導体記憶装置、さ
らにはそれにおける蓄積容量相互間もしくはメモリセル
相互間の絶縁耐圧を向上させる技術に関し、例えばＤＲ
ＡＭ　（ダイナミック・ランダム・アクセス・メモリ）
に適用して有効な技術に関する。

〔従来技術〕

従来トレンチ型蓄積容量を持つＤＲＡＭにおいては上記
蓄積容量及び選択トランジスタの電気的接続を採るため
に、当該蓄積容量側面に形成された絶縁膜の上方の所要
部分を欠落させて上記蓄積容量の一方の電極を露呈させ
、上記露呈した電極に接触するよう当該蓄積容量の外側
の上記基板に拡散領域を形成し、この拡散領域を上記選
択トランジスタの一方のソース・ドレイン領域に接続さ
せる構造が採用されている。

またトレンチ型蓄積容量を持っｒ）ＲＡＭの上記蓄積容
量相互間を絶縁するためには、選択酸化分離（ｒ、、　
ａ　ｃ　ｏ　ｓ　）法が一般的に用いられてきた。

これは窒化膜をマスクとして素子分離領域にのみ不純物
をドープした後、熱酸化により、絶縁膜として機能する
厚い分離酸化膜を作るものである６尚、溝堀り型蓄積容
量を持つＤＲＡＭについて記載された文献の例としては
、ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔｓ　　ｏｆ　　ｔ
ｈｅ　　１９ｔ、ｈＣｏｎｆｅｒｅｎｃｅ　　ｏｎ　　
５ｏｌｉｄ　　５ｔａｔａ　　Ｄｉｖｉｃｅｓ　　ａｎ
ｄ　　Ｍａｔｅｒｉａｌｑ　　Ｔｏｋｙｏ　　　８７　
　Ｐ、１５〜１８がある。

〔発明が解決しようとする課題〕

従来技術では蓄積容量及び選択トランジスタの電気的接
続を採るための拡散領域が半導体基板内部に形成される
が、上記接続用拡散領域のジャンクションは上記選択ト
ランジスタのソース・ドレイン領域に較べて深くなって
しまう。このため隣接するメモリセルの上記接続用拡散
領域相互間の絶縁耐圧が短チャンネル効果により低下し
て不所望な寄生トランジスタを構成するという問題があ
る。

また、トレンチ型蓄積容量を持つＤＲＡＭの素子間分離
に従来のＬＯＧＯ８を用いた構造では、酸化時にバーズ
ビークと呼ばれる酸化膜領域が分離領域から素子領域に
向かって形成され、分離領域の寸法を拡大させてしまう
ため、パターニング可能な最小寸法を一定以下に縮める
ことができず、メモリセルの集積度を高めることができ
ないという問題点のあることが本発明者によって見い出
された。

本発明の目的は、トレンチ型蓄積容量を持つメモリセル
相互間さらには蓄積容量相互間の絶縁耐圧を向上させる
ことができる半導体記憶装置を提供することにある。

さらに別の目的は、トレンチ型蓄積容量を持つメモリセ
ルの集積度を高めることができる半導体記憶装置を提供
することにある。

本発明の前記ならびにその他の目的と新規な特徴は、水
閘ＵＳの記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、トレンチ型蓄積容量と選択トランジスタとを
接続する電極を半導体基板の表面に設けるものである。

また、蓄積容量の間に薄い絶縁膜を介して素子分離用の
電極層を設け、上記素子分離用電極には、チャンネル誘
起を阻止し得る所定の電位を与えるようにするものであ
る。

さらに、蓄積容量形成溝の内面に誘電体となる絶縁膜を
形成し、この絶縁膜の外側には蓄積容量の第１電極とな
る不純物領域を形成し、上記絶縁膜の内側にはすべての
蓄積容量に共通の第２電極としての導電体を堆積し、上
記導電体にはチャンネル誘起を抑止する所定の電位を与
えるものである。

〔作　用〕

上記した手段によれば、半導体基板の上に形成された相
互に隣接する接続電極の間にはチャンネル誘起領域が存
在しないため、隣接するメモリセル相互間の絶縁耐圧向
上を達成するものである。

また相互に隣接する蓄積容量の間に位置する上記電極層
や導電体は、これに与えられる所定の電位により、それ
らの下に位置する半導体基板に強制的に空乏層を形成し
て、蓄積容量相互間の絶縁耐圧を向上させるように作用
する。

斯るメモリセル相互間さらには蓄積容量相互間の絶縁耐
圧向上は、メモリセルの配置間隔寸法を小さくするよう
に働き、トレンチ型蓄積容量を持つメモリセルの集積度
向上を達成するものである。

〔実施例１〕 第１図には、本発明の一実施例であるＤＲＡＭの要部の
縦断面図が示される。

本図に示されるＤＲＡＭは、特に制限はないが、１トラ
ンジスタ型メモリセルとされ、Ｐ型半導体基板１上に形
成されるＮチャンネル型選択ＭＩＳＦＥＴＱｉとトレン
チ型蓄積容量Ｃｉとによって構成される。上記選択Ｍ　
Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉ及び上記蓄積容量Ｃｉの間
の領域には、表面酸化膜２と多結晶シリコンにて成る素
子分離電極層（以下アイソレーション電極層とも称する
）３が積層されて形成されている。本実施例に従えば上
記アイソレーション電極層３には回路の接地電位に相当
するローレベルとしてのｏｖが印加される。これにより
、当該電極層３下層の半導体基板１には強制的に空乏層
が形成され当該アイソレーション電極層３下の半導体基
板１に不所望にチャンネルが誘起されるのを抑止する。

言い換えるなら上記アイソレーション電極層３は当該領
域にオン状態の寄生トランジスタが実質的に形成される
ことを抑止する。また上記アイソレーション電極層３下
層にはＰ型不純物を高濃度に拡散させたチャンネルスト
ッパ４１が形成される。このチャンネルストッパ４１は
、上記寄生トランジスタのチャンネル領域のしきい値電
圧を高くして、上記アイソレーション電極層３によるチ
ャンネル誘起抑止作用を一層確実にする。上記選択ＭＩ
ＳＦＥＴは、ソース・ドレイン領域２６．２７とそれら
の間に酸化シリコンにて成るゲート酸化膜２１を介して
形成されるグー１〜電極２８より構成される。上記ゲー
ト電極２８の上面は酸化シリコンにて成る層間絶縁膜２
９にて覆われ、また上記ゲート電極２８及び層間絶縁膜
２９の側面には上記ソース・ドレイン領域２６．２７を
ＬＤＤ（Ｌｉｇｈｔｒｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ
）構造とするためのマスクとして働く酸化シリコンにて
成るサイドウオール３１が形成されている。

上記蓄積容量Ｃｉは上記選択ＭＩＳＦＥＴＱｉと所定の
間隔をもって、上記表面酸化膜２．上記アイソレーショ
ン電極層３．及び上記絶縁膜４が堆積された上記半導体
基板１に開孔した蓄積容量形成溝６の中に埋め込むよう
に形成される。上記蓄積容量形成溝６の側壁全体に酸化
シリコンにて成る硝酸化膜８が形成され、その内面の下
側所要部及び上記形成溝６の底面側には所要の厚みをも
った多結晶シリコンにて成る凹状の第２電極層１０が形
成される。上記第２電極層１０及び上記硝酸化膜８の表
面にはナイトライド及び酸化シリコンにて成る誘電体１
３が形成され、上記誘電体１３にて囲まれた部分には第
１電極層１５となる多結晶シリコンが上記絶縁膜４とほ
ぼ而−になるよう埋め込まれ、上記第１電極層１５の表
面は酸化されて絶縁膜１６となる。上記第１電極層１５
゜上記誘電体１３．及び上記第２電極層１０が上記替積
容ｉｃｉを構成するが、上記基板１の上記蓄積容量Ｃｉ
底部付近には上記第２電極層１０と接続するＮ型半導体
領域が形成され、すべての蓄積容量に共通のプレート電
極配線９として働く。

上記蓄積界ｆｆｉ　Ｃｉと上記選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｉとの電気的接続は半導体基板の表面で行わ
れ１例えば上記蓄積容ｔＣ１及び基板１上に形成された
多結晶シリコンにて成る接続電極２３及びその下層に形
成されたＮ−型半導体領域２４によって行われる。上記
接続電極２３の表面は酸化され、絶縁膜２５となってい
る。上記蓄積容量Ｃｉ上部の酸化シリコン絶縁膜１６は
、上記選択ＭＩＳＦＥＴに近い制約半分が上記第１電極
層１５を露呈するよう削られており、ここで上記接続電
極２３との導通を採り、」―記接続電極２３の下層に形
成されたＮ−型半導体領域２４は上記選択トランジスタ
のソース・ドレイン領域２６に接続されている。

基板上に構成された素子上には、図示されないビット線
と接続される上記選択Ｍ　丁Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉの
ドレイン・ソース領域２７上を除いて、酸化シリコンに
て成る表面保護膜３２が全面形成されている。

このように上記接続電極２３を半導体基板１の上側に形
成して上記選択Ｍ　丁Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉと上記蓄
積容量Ｃ１を結合させることにより、従来は半導体基板
内部に形成されていた接続用拡散領域の深いジャンクシ
ョンが無くなり、短チャンネル効果による上記拡散領域
相互間の絶縁耐圧低下が解消される。

上記選択Ｍ丁５ＦＥＴＱｉ形成領域の上記基板１内には
例えばＰ型不純物が高′ａ度にイオン打ち込みされ、チ
ャンネルストッパ４２を形成している。このチャンネル
ストッパ４２は上記蓄積容量Ｃｉ上下部Ｎ型半導体領域
にて成るプレート電極配線９と上記基板１表面のＮ型半
導体領域２・１゜２６．２７とで形成される寄生トラン
ジスタのしきい値電圧を上げて不所望にチャンネルが誘
起されることを防止するように働くとともに、α線によ
るソフトエラーに対する耐性を向上させるものである。

尚、本図では上記酸化シリコン絶縁膜１６の側面にサイ
ドウオール１９が示されているが、このサイドウオール
は上記アイソレーション電極層３を後工程にて形成され
るゲート電極等より絶縁するため当該電極層３及び上記
絶縁膜４の側面に形成されるものであり、その工程にお
いて、上記絶縁膜１６の側面にも同時に形成されたもの
である。

次に上記実施例に示されるＤＲＡＭの製造工程を第２図
（ａ）〜（ｆ）に基づいて説明する。

第２図（ａ）に示すように半導体基板１の表面に酸化膜
２を形成し、続いて多結晶シリコン膜３を堆積させた後
にリン処理をおこない、上記多結晶シリコン膜３をＮ型
半導体に変化させて抵抗値を下げ、アイソレーション電
極層３を形成する。

上記アイソレーション電極Ｍ３は常にＯＶを印加される
ことにより、当Ｖｉ、ｍ極層３下層の半導体基板１に空
乏層を形成し、上記基板上の素子間にオン状態の寄生ト
ランジスタが形成されることを抑止する。次に酸化シリ
コンにて成る絶縁膜４及びナイトライド膜５を全面堆積
した後、反応性イオンエツチング法（以下ＲＩＥと称す
る）にて所要の位置に蓄積容量形成溝６を開孔する。さ
らに上記容量形成溝６の内面及び基板表面全体に酸化シ
リコン膵を薄く堆積させた後にＲｌＦをおこなうことに
より、上記基板表面及び上記容量形成溝６の底面の上記
酸化シリコン膜が除去され、」１記容量形成溝６の側面
には硝酸化膜８として働く酸化シリコン膜が残る。

次に第２図（ｂ）に示すように上記容量形成溝６及び上
記硝酸化膜８の内面並びに基板表面全体に多結晶シリコ
ン膜を薄く堆積させた後にリン処理をおこない、上記容
量形成溝６の底面より基板１内にＰを拡散させてＮ型半
導体領域を形成する。

上記Ｎ型半導体領域は上記容量形成溝６底面より周囲に
拡がるため、隣接する他の容量形成溝６底から拡がるＮ
型半導体領域とつながって、すべての蓄積容量に共通な
プレート電極配線９を形成する。続いて上記蓄積容量形
成溝６内部にのみフォトレジスト膜を堆積させ、ＲＩＥ
により上記形成溝６内面の上記多結晶シリコン膜の上側
所要部を除去する。次に上記フォトレジスト膜を除去し
、残った」二記多結晶シリコン膜を蓄積界ｔＣｉの第２
電極層１０とする。

次に第２図（ｃ）に示すように上記第２電極層１０及び
上記硝酸化膜８の内面並びに基板表面全体にナイトライ
ド膜を薄く堆積させ、当該ナイトライド膜表面を酸化し
て酸化シリコンとするが、上記２層にて成る膜は後工程
を経て上記蓄積容量Ｃｉの誘電体１３として働く。続い
て表面が酸化シリコンにて成る上記ナイトライド膜の表
面に多結晶シリコンを薄く堆積させ、リン処理にてＮ型
半導体に変化させ、空乏層の発生を防止した後、上記容
量形成溝６の内部全体に多結晶シリコンを堆積させるが
、上記多結晶シリコンは上記蓄積容量Ｃｉの第１電極層
１５として働く。次にＲＩ　Ｅにより上記基板表面上及
び上記容量形成溝６内の上記誘電体１３及び第１？ｌ！
極層１５をアイソレーション電極層３表面とほぼ同じ高
さまで除去する６次に第２図（ｄ）に示すように上記第
１電極層１５表面を酸化して絶縁膜１６を形成した後１
選択ＭＩｓＦＥＴＱｉを形成する領域２０上の酸化膜２
．アイソレーション電極層３．及び酸化シリコン絶縁膜
４を除去し上記半導体基板１を露呈させるとともに、上
記蓄積容量Ｃｉ上の上記選択ＭＩ　Ｓ　ＦＥ　Ｔ形成領
域２０に隣接した所要領域の上記絶縁膜１６及び硝酸化
膜８を除去し、上記第１電極層Ｊ５を露呈させる。この
工程では上記アイソレーション電極層３の側面も露呈し
てしまい、後工程にて形成される上記選択Ｍ　Ｉ　Ｓ　
Ｆ　Ｅ　ＴＱ　３のゲート電極等と絶縁する必要がある
ため、上記半導体基板１表面に酸化シリコンを全面堆積
させた後ＲＩＥをおこない、上記酸化膜２．上記アイソ
レーション電極層３．及び上記絶縁膜４のすべての側面
に上記酸化シリコンのエツチング残りとなるサイドウオ
ール１９を形成する。尚、」１記サイドウオール１９は
上記蓄積容量Ｃｉ上部の絶縁膜１６側面にも同時に形成
される。

次に第２図（ｅ）に示すように基板１表面に酸化シリコ
ン膜１４を全面堆積した後、上記選択ＭＩ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｉと上記蓄積容量ｃｉとの接続用電極を形成
する領域に開孔部４ｏを形成し、上記第１電極層１５と
上記電極層に隣接する上記半導体基板１を露呈させる。

続いて上記接続電極形成領域４０上に、当該開孔部４ｏ
より大きい多結晶シリコンにて成る接続電極２３を形成
した後、この接続電極２３表面を酸化し、表面酸化膜２
５とする。次にリン処理にて上記接続電極２３下層の上
記半導体基板】−に接続用Ｎ−型半導体領域２４を形成
する。さらに上記半導体基板１に、高エネルギ（２００
ｋｅＶ程度）のボロンイオンをドーズ量ｌＸ１０１３／
ｄ程度打ち込み、上記アイソレーション電極３下層のチ
ャンネルストッパ４１及び選択Ｍ　Ｊ　Ｓ　ＦＥＴ形成
領域下層のチャンネルス）〜ツバ４２を形成する。

上記チャンネルストッパ４１は基板上の素子間に不所望
に形成される寄生トランジスタのチャンネル領域のしき
い値電圧を高くして、上記アイソレーション電極３によ
るチャンネル誘起抑止作用を一層確実にするよう働き、
上記チャンネルス１−ツバ４２は上記蓄積容量Ｃｉ下部
のＮ型半導体領域にて成るプレート電極配線９と基板表
面のＮ型半導体領域２４，２６．２７とで形成される寄
生トランジスタのしきい値電圧を上げて不所望にチャン
ネルが誘起されるのを防止するように働くとともに、α
線によるソフトエラーに対する耐性を向」−させるもの
である。

続いてゲート酸化をおこない、選択ＭＩＳＦＥＴ形成領
域の上記酸化シリコン膜１４をゲート酸化膜２１とする
。

次に第２図（ｆ）に示すように半導体基板１上に多結晶
シリコン及び酸化シリコンを積層堆積させ、所定のパタ
ーンに形成し、それぞれゲート電極２８及び層間絶縁膜
２９とする。次に上記ゲート電極２８及び層間絶縁膜２
９をマスクとして半導体Ｊル板】Ｌにリンを打ち込み、
上記選択ＭＴＳＦ　Ｅ　Ｔ　Ｑ　ｉのソース・ドレイン
領域２６．２７となるＮ−型半導体領域を形成する。続
いて上記ゲート電極２８及び層間絶縁膜２９の表面及び
側面に酸化シリコン膜を堆積させた後、ＲＩＥをおこな
い当１該ゲート電極２８及び層間絶縁１１ｒＪ２９の側
面にのみ」−記酸化シリコンのエツチング残りとなるサ
イドウオール３１を形成する。さらに、上記サイドウオ
ール３１をマスクとして半導体基板１上にヒ素を打ち込
み、上記選択Ｍ　Ｔ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉのソース
・ドレイン領域２６．２７内にＮ十型半導体領域を形成
し、ＬＤＤ構造を形成した後、上記ソース・ドレイン領
域２７上を除いた基板素子上に酸化シリコン表面保護膜
３２を全面堆積する。

上記実施例によれば、以下の作用効果を得るものである
。

（１）蓄積容量Ｃｉと選択ＭｒＳＦＥＴＱｉとｃ７）電
気的接続は、上記蓄積容ｔｃｉ及び半導体基板１上に形
成された接続電極２３及びその下層に形成された接続用
Ｎ−型半導体領域２４によるため、従来半導体基板内に
深く形成されていた蓄積容量と上記選択ＭＩＳＦＥＴと
の接続用拡散領域がなくなり、隣接するメモリセル相互
間の絶縁耐圧を上げることができる。

（２）アイソレーション電極層３には常に回路の接地電
位に相当するローレベルとしてのＯｖを印加されるため
、当該電極層下層の半導体基板１に強制的に空乏層が形
成され、当該アイソレーション電極層３下の半導体基板
１に不所望なチャンネルが誘起されるのを抑止するよう
働く。すなわちオン状態の寄生トランジスタが形成され
ることを抑止する。したがって従来の所ｍ　Ｌ　ＯＣＯ
Ｓによる分離領域構造に較べて素子間寸法を小さくする
ことができ、トレンチ型蓄積容量を持つＤＲＡＭの集積
度を上げることができる。

（３）上記アイソレーション電極層３下層の上記チャン
ネルストッパ４１は上記寄生トランジスタのしきい値電
圧を引き上げ、上記アイソレーション電極層３によるチ
ャンネル誘起抑止作用を一層確実にし９選択Ｍ　Ｉ　Ｓ
　ＦＥＴ形成領域のチャンネルストッパ４２は上記蓄積
界ｔＣｉ下部のＮ型半導体領域にて成るプレート電極配
線９と基板表面のＮ型半導体領域とで形成される寄生ト
ランジスタのしきい値電圧を上げて不所望にチャンネル
が誘起されることを防止するよう働き、これにより上記
選択ＭＩＳＦＥＴＱｉ相互間の耐圧を一層向上させるこ
とができる。

〔実施例２〕 第３図には、本発明の他の実施例であるＤＲＡＭの要部
の縦断面図が示されるが、この実施例と第１図及び第２
図に示した実施例との相違点はアイソレーション電極層
の形成方法である。

本図に示されるＤＲＡＭは、特に制限されないが、実施
例１と同様１トランジスタ型メモリセルとされ、Ｐ型半
導体基板の上に形成されるＮチャンネル型選択ＭＩＳＦ
ＥＴＱｉとＩ〜レンチ型蓄積容敞Ｃｊとによって構成さ
れる。

尚、上記実施例と、同一の部材については同一の符号を
用いて詳細な説明を省略する。

本実施例においてアイソレーション電極層は、上記トレ
ンチ型蓄積容量Ｃｉ及び上記選択ＭＩＳＦ　Ｅ　Ｔ　Ｑ
　ｉの形成後に素子分離領域上に形成される点が上記実
施例と相違する。本実施例において、アイソレーション
電極層６３は上記蓄積容量相互間の素子分離領域上及び
上記蓄積容量Ｃｉと上記選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｉとの接続電極６０を覆う保護膜６１上に形成され
ている。上記アイソレーション電極層６３は上記実施例
同様常に回路の接地電極電位に相当するローレベルとし
てのＯｖを印加されるため、当該電極層下層の半導体基
板１に強制的に空乏層を形成し、当該アイソレーション
電極層３下の半導体基板１に不所望なチャンネルが誘起
されるのを抑止するよう働く。言い換えるなら上記アイ
ソレーション電極６３は当該領域にオン状態の寄生トラ
ンジスタが実質的に形成されることを抑止する。また上
記アイソレーション電極層６３下層にはＰ＋型半導体領
域より成るチャンネルストッパ６５が形成され、上記寄
生トランジスタのチャンネル領域のしきい値電圧を高く
して、上記アイソレージ目ン電極層型半導体６３による
チャンネル誘起防止作用を一層確実にする。

また上記選択ＭＩ　Ｓ　ＦＥＴ形成領域の上記基板内に
もＰ“型半導体領域より成るチャンネルストッパ６６が
形成され、上記蓄積容量ＣｉのＮ型半導体領域より成る
プレート電極配線９と、基板上のＮ型半導体領域より成
るソース・ドレイン領域２７．５５との間に形成される
寄生トランジスタのしきい値電圧をあげて不所望にチャ
ンネルが誘起されるのを防止するように働く。

次に、第３図に示されるｒ）ＲＡＭの！Ｉｉ２造工程全
工程図（ａ）〜（ｄ）に基づいて順次説明する。

まず第４図（ａ）に示すように半導体基板１の表面を酸
化して酸化膜５０を形成した後、ナイトライド層５１を
堆積させ１次に上記半導体基板に蓄積容量形成溝６を形
成し１図２（ａ）に示したと同様の工程を経て上記容量
形成溝６の側面に酸化シリコンにて成る硝酸化膜８が形
成される。

続いて第２図（ｂ）及び（Ｑ）に示したと同様の工程に
てトレンチ型蓄積容量を形成し、第１電ｊ＠１５表面を
酸化して酸化膜５２を形成した状態を第４図（ｂ）に示
す。

次に第４図（ｃ）に示すようにナイトライド層５１を除
去し、半導体基板１表面の酸化膜５ｏにゲート酸化をお
こないゲート酸化膜５３とする。

続いて第２図（ｆ）に示したと同様の工程を経て、多結
晶シリコンにて成るゲート電極２８及びその上層の酸化
シリコンにて成る層間絶縁膜２９を形成する。さらにリ
ンを打ち込むことにより選択Ｍ　ＯＳ　Ｆ　Ｅ　’１”
のソース・ドレイン領域２７，５５となるＮ−型半導体
領域を形成するが、ソース・ドレイン領域５５は上記蓄
積容量に隣接する位置まで延在形成される。次に第２図
（ｆ）に示したと同様の工程を経て上記ゲート電極２８
及び層間絶縁膜２９の側面にサイドウオール３１を形成
し、上記サイドウオール３１をマスクとして半導体基板
ｌ上にヒ素を打ち込み、上記選択ＭＩＳＦＥＴのソース
・ドレイン領域２７．５５内にＮ＋型半導体領域を形成
し■、ＤＤ溝構造形成した後、基板素子上に酸化シリコ
ン膜５４を全面堆積する。

続いて第４図（ｄ）に示すように、上記選択ＭＩ　Ｓ　
Ｆ　Ｆ、　Ｔのソース・ドレイン領域２７上の酸化シリ
コン膜５４を除去し、コンタクトホール３４を開孔する
。このコンタクトホール３４を介し、上記ソース・ドレ
イン領域２７に接触するよう層間絶縁膜２９及びサイド
ウオール３１上にパッド電極３５を形成した後、基板素
子上に酸化シリコン膜５６を全面堆積する６続いて上記
蓄積容量Ｃ１と上記選択ＭＩＳＦＥＴにまたがる接続電
極形成領域５７を開孔し、上記蓄積容量Ｃ４の第１電極
層１５及び上記選択ＭＩＳＦＥＴのソース・ドレイン領
域５５を露呈させ、上記接続電極形成領域５７よりも大
きい接続電極６０を多結晶シリコンにて形成する。次に
酸化シリコンにて成る保護膜６１を全面堆積させた後、
すべての素子分離領域に上記半導体基板１が露呈するよ
うエツチングをおこなう。

上記ｔ！ｓ呈された半導体基板１表面を酸化してゲート
酸化膜６２とした後、高エネルギのボロンイオンを高濃
度に打ち込み、上記素子分離領域にチャンネルストッパ
６５を形成し、上記選択ＭＩＳＦ　Ｅ　Ｔ形成領域の上
記基板内にはチャンネルストッパ６６を形成する。さら
に上記素子分離領域上に多結晶シリコンにて成るアイソ
レーション電極層６３を形成するが、上記アイソレーシ
ョン？￥！極層６３は常にローレベルとしてのＯｖを印
加されるため、当該ｆａｔｆ！層下層の半導体基板１に
強制的に空乏層を形成し、当該アイソレーション電極層
下の半導体基板１に不所望なチャンネルが誘起されるの
を抑止するよう働く。すなわちオン状態の寄生トランジ
スタが形成されることを抑止する。

上記チャンネルストッパ６５は上記半導体基板１上に不
所望に形成される寄生トランジスタのしきい値電圧を高
くして、上記アイソレーション電極層６３によるチャン
ネル誘起抑止作用を一層確実にする。また上記チャンネ
ルストッパ６６は上記蓄積界ｔＣ１のＮ型半導体領域よ
り成るプレート電極配線９と上記半導体基板１上のＮ型
半導体領域より成るソース・ドレイン領域２７．５５と
の間に形成される寄生トランジスタのしきい値電圧を上
げ、不所望にチャンネルが誘起されることを防止する。

上記実施例によれば、実施例１と同様にトレンチ型蓄積
容量を持つＤＲＡＭの隣接するメモリセル相り間の絶縁
耐圧をあげることができるとともに、欽積度を向上させ
ることができるという効果を得るものである。

〔実施例３Ｊ 第５図には本発明の別の実施例であるＤ　ＲＡ　Ｍの要
部の縦断面図が示されるが、この実施例と第１図〜第４
図に示した実施例とは蓄積容量及びアイソレーション電
極層の形状及び構造が異なる。

本実施例のＤＲＡＭは、特に制限されないが、実施例１
，２と同様１トランジスタ型メモリセルとされ、Ｐ型半
導体基板上に形成されるＮチャンネル型選択ＭＩ　Ｓ　
Ｆ　ＥＴ　Ｑ　ｉとトレンチ型蓄積容量Ｃｉとで構成さ
れる。

尚、上記実施例と同一の部材については同一の符号を用
いて詳細な説明を省略する。

半導体基板１に設けた蓄積容量形成溝６の側面及び底面
には誘電体７３が形成され、上記誘電体７３の内側には
多結晶シリコンにて成る第２電極７４が埋込まれている
が、上記第２電極７４はすべての蓄積容量に共通なプレ
ート電極７５に結合され、このプレート電極７５は相互
に隣接する蓄積容量Ｃｉの間の領域にも延在している。

上記蓄積容量Ｃｉの誘電体７３の外側には当該蓄積容量
の第１電極７２として働くＮ＋型半導体領域が形成され
、上記選択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉのソース・
ドレイン領域５５と接触している。上記プレート電極７
５の上記素子間領域上に延在している部分は、常に回路
の接地電位に相当するローレベルとしての０■が印加さ
れることにより、当該電極層７５下層の半導体基板上に
強制的に空乏層を形成して上記基板１に不所望にチャン
ネルが誘起されるのを抑止するアイソレーション電極と
しても働く。

上記アイソレーション電極７５の下層にはＰ型不純物を
高濃度に拡散させたチャンネルストッパ６５がナイトラ
イド層７１を介して形成され、このチャンネルストッパ
６５は上記寄生トランジスタのしきい値電圧を上げて上
記アイソレーション電極７５によるチャンネル誘起抑止
効果を一層確実にする。

上記選択ＭＩＳＦＥＴＱｉ形成領域の上記基板内にもＰ
型不純物を高濃度に拡散させたチャンネルストッパ６６
が形成され、上記ｌメ精容量Ｃ１のＮ型半導体領域にて
成る第１電極７２と上記選択Ｍ　Ｉ　Ｓ　Ｆ　Ｆ：　Ｔ
　Ｑ　ｉのＮ型半導体領域にて成るソース・トレイン領
域２７．５５とで形成される寄生トランジスタのしきい
値電圧を上げて不所望にチャンネルが誘起されることを
防止するように働く。

次に、第５図に示されるＤＲＡＭの製造工程を第６図（
ａ）〜（ｄ）に基づいて順次説明する。

まず、第６図（ａ）に示されるように半導体基板ｊ上に
酸化シリコン膜７０及びナイトライド層７１を堆積させ
た後、蓄積容量形成溝６を開孔し上記容量形成溝６の中
に高濃度のボロンイオンを斜めに打ち込み、蓄積容量の
第１電極として働くＮ１型半導体領域７２を形成する。

続いて第６図（ｂ）に示されるように上記酸化シリコン
膜７ｏ及びナイトライド層７１を堆積させた半導体基板
１上及び上記蓄積容量形成溝６内面に、゛上記蓄積容量
の誘電体７３となるナイトライド膜８０を全面堆積した
後表面酸化をおこなう。

この誘電体７３の上層にプレート電極兼アイソレーショ
ン電極ＷＪ７５となる多結晶シリコン層７４を全面堆積
させるが、上記蓄積容量形成溝６中に堆積された部分は
蓄積容量の第２電極７４となる。

上記アイソレーション電極層７５は常に回路の接地電位
に相当するローレベルとしてのＯｖを印加されることに
より下層半導体基板上に強制的に空乏層を形成し、当該
アイソレーション電極層７５下の半導体基板１に不所望
にチャンネルが誘起されるのを抑止する。

さらに第６図（ｃ）に示されるように、エツチングにて
上記蓄積容量Ｃｉに隣接した所要領域のｔ記半導体Ｊ、
（板１をａ呈させ選択Ｍ　Ｉ　Ｓ　ＦＥＴ形成領域８１
を形成するが、ナイトライド層７１は多結晶シリコンに
て成る上記アイソレーション′に極７５とエツチングレ
ートが異なるため、上記半導体基板１が必要以上にエツ
チングされるのを防ぐス１−ツバとして働く。尚、この
時上記プレート電極兼アイソレーション電極層７５の側
面も露呈させるようにする。

次に第６図（ｄ）に示されるように上記選択ＭＴＳＦＥ
Ｔ形成領域８１の上記半導体基板１表面を酸化させゲー
ト絶縁膜７６を形成した後、第２図（ｆ）に示したと同
様の工程を経て上記選択ＭＩＳＦト：　Ｔ　Ｑ　ｉのゲ
ート電極２８２層間絶縁膜２９、サイドウオール３１．
ソース・ドレイン領域２７．５５を形成するが、上記ソ
ース・ドレイン領域５５は上記蓄積容量Ｃｊの第１電極
７２に接触するように形成される。さらに高エネルギの
ボロンイオンを高濃度に打ち込み、上記アイソレーショ
ン電極層７５下層にチャンネルストッパ６５を、上記選
択Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｉ形成領域内にはチャ
ンネルストッパ６６をそれぞれ形成する。上記アイソレ
ーション電極ｙｆａ７５下層のチャンネルストッパ６５
は上記半導体基板１上に不所望に形成される寄生トラン
ジスタのしきい値電圧を高くして、上記アイソレーショ
ン電極層７５によるチャンネル誘起抑止作用を一層確実
にし、上記選択ＭＩＳＦＥＴＱｊ形成領域内のチャンネ
ルス１〜ツバ６６は上記蓄積容ｆＣｉのＮ型半導体領域
にて成る第１電極７２と上記選択Ｍ　Ｉ　Ｓ　Ｆ”　Ｅ
　Ｔ　Ｑ　ｉのＮ型半導体領域にて成るソース・ドレイ
ン領域との間に形成される寄生トランジスタのしきい値
電圧を上げて不所望にチャンネルが誘起されることを抑
止する。最後に第４図（ｄ）に示したと同様の工程にて
保護膜７７及びパッド電極３５を形成する。

上記実施例によれば、実施例１及び実施例２と同様にト
レンチ型蓄積容量を持つｒ）ＲＡＭの信頼性が向上する
とともに集積度を向上させることができるという効果を
得るものである。

以−Ｌ本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である事は言うまでもな１、Ｉ）。

例えば、本実施例では選択Ｍ　Ｔ　Ｓ　ＦＥＴはＮチャ
ンネル型としたが、Ｐチャンネル型を採用することもで
きる。また、実施例２ではアイソレーション電極層の材
質を多結晶シリコンとしたが、必ずしもこれに限定され
るものではなく、アルミニウム等の導電材料を適宜採用
することができる。

以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるＤＲＡＭに適用す
る場合について説明したが、本発明はそれに限定される
ものではなく、擬似ＳＲＡＭ等の半導体記憶装置に広く
利用することができる。

本発明は少なくともトレンチ型メモリセルを持つ条件の
ものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち２代表的なものによ
って得られる効果を簡単に説明すれば下記の通りである
。

すなわち、トレンチ型蓄積容量と選択トランジスタとを
接続する電極を半導体基板の表面に設けるため、従来半
導体基板内に深く形成されていたトレンチ型蓄積容量と
選択ＭＩＳＦＥＴとの接続用拡散領域がなくなり、これ
により、隣接するメモリセル相互間の絶縁耐圧を上げる
ことができるという効果がある。

また、相互に隣接する蓄積容量の間やメモリセルの間に
電極層または導電体を設け、これら電極層や導電体には
、その下の半導体基板における不所望なチャンネル誘起
を抑止する所定の電位が与えられるため、蓄積容量間及
び選択トランジスタ間の絶縁耐圧が向上するという効果
がある。

上記電極層及び導電体下層の半導体基板には当該半導体
基板の導電型を決定する不純物を高′ａ度に含む領域を
形成するため、不所望なチャンネル誘起の抑止作用が一
層確実になるという効果がある。

蓄積容量間及び選択トランジスタ間の絶縁耐圧が向上す
ることにより、従来のＬＯＧＯ８による素子分離構造に
較べて素子間寸法を小さくすることができ、これにより
、トレンチ型蓄積容量を持つＤＲＡＭの集積度をあげる
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるＤＲＡＭのの要部を示
す縦断面図。 第２図（ａ）〜（ｆ）は第１図に示されるＤＲＡｌｖ！
′１Ｍ造工程の一例を順次工程縦断面図。 第３図は本発明の他の実施例であるＤＲＡＭの要部を示
す縦断面図、 第４図（ａ）〜（ｄ）は第３図に示されるＤＲＡＭ製造
工程の一例を順次示す縦断面図、第５図は本発明のその
他の実施例であるＤＲＡＭのの要部を示す縦断面図、 第６図（ａ）〜（ｄ）は第５図に示されるＤＲＡＭ製造
工程の一例を順次示す縦断面図である。 １・・・半導体基板、２・・・表面酸化膜、３・・・ア
イソレーション電極層、４・・・酸化シリコン絶縁膜、
５・・・ナイトライド膜、６・・・蓄積容量形成溝、８
・・・硝酸化膜、９・・プレート電極配線、１０・・・
第２電極層、１３・誘電体、１５・・第１電極層、１６
・・・酸化シリコン絶縁膜、１９・・・サイドウオール
、２０・・・選択ＭＴ　５ＦＥＴ形成領域、２１・・・
ゲート酸化膜、２３・・・接続電極、２４・・・接続用
Ｎ−型半導体領域、２６．２７・・・ソース・ドレイン
領域、２８・・・ゲート電極、２９・・・層間絶縁膜、
３１・・・サイドウオール、３４・・・コンタクトホー
ル、３５・・・パッド電極、４０・・・接続電極用量孔
部、４１．４２・・・チャンネルストッパ、５０・・・
表面酸化膜、５１・・・ナイトライド層、５２・・・表
面酸化膜、５３・・・ゲート酸化膜、５５・・・ソース
・ドレイン領域、５７・・・接続電極形成領域、６０・
・・接続電極、６１・・・保護膜、６２・・・ゲート酸
化膜１．６３・・・アイソレーション電極層、６５．６
６・・・チャンネルストッパ、７０・・・酸化シリコン
膜、７１・・・ナイトライド層、７２・・・第１電極層
、７３・・・誘電体、７４・・・第２電極。 ７５・・・プレート電極兼アイソレーション電極層、７
６・・・ゲート酸化膜、８１・・・選択ＭＩＳＦＥＴ形
成領域。 第 図 ゝ／ Ｃし） グ關簡こ曖 第 図 第 図 （ａ−ン （ｂ） 第 図 （Ｃ） 第 図 （のう （リ クヂ 第 図 ７４糖２で埴 第 図 （ｄ−）

Claims (1)

1. 【特許請求の範囲】 ２、特許請求項 １、半導体基板に形成した蓄積容量形成溝の内周面に少
   なくとも半導体基板の表面に至るまで絶縁膜を形成して
   成るトレンチ型蓄積容量と選択トランジスタより構成さ
   れる複数個のメモリセルが相互に隣接して配置される半
   導体記憶装置において、上記選択トランジスタと上記蓄
   積容量とを電気的に接続する接続電極を上記半導体基板
   の上に形成した半導体記憶装置。 ２、半導体基板に形成した蓄積容量形成溝の内周面に絶
   縁膜を形成し、その内部に誘電体を介して一対の蓄積容
   量電極を構成したトレンチ型蓄積容量と選択トランジス
   タより構成される複数個のメモリセルが相互に隣接して
   配置される半導体記憶装置において、相互に隣接する蓄
   積容量の間の半導体基板上に薄い絶縁膜を介して電極層
   を形成し、この電極層には、当該電極層下の半導体基板
   でのチャンネル誘起を阻止する電位を与えて成る半導体
   記憶装置。 ３、上記電極層下の半導体基板には、当該半導体基板の
   導電型を決定する不純物を高濃度に含む領域を形成した
   請求項２記載の半導体記憶装置。 ４、上記薄い絶縁膜及び電極層は、相互に隣接する上記
   選択トランジスタの間の半導体基板上にも延在する請求
   項３記載の半導体記憶装置。 ５、半導体基板に形成した蓄積容量形成溝の内面に絶縁
   膜が形成され、上記絶縁膜の外側には当該蓄積容量の第
   １電極となる不純物領域が形成され、上記絶縁膜の内側
   には蓄積容量の第２電極となる導電体がすべての蓄積容
   量に共通接続されて形成されると共に、相互に隣接する
   蓄積容量の間に位置する上記導電体の下には薄い絶縁膜
   が形成され、上記導電体には、当該導電体下の半導体基
   板でのチャンネル誘起を阻止する電位が与えられて成る
   半導体記憶装置。 ６、上記導電体下の半導体基板に、当該半導体基板の導
   電型を決定する不純物を高濃度に含む領域を形成した請
   求項５記載の半導体記憶装置。