JPH0287666A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0287666A JPH0287666A JP63240292A JP24029288A JPH0287666A JP H0287666 A JPH0287666 A JP H0287666A JP 63240292 A JP63240292 A JP 63240292A JP 24029288 A JP24029288 A JP 24029288A JP H0287666 A JPH0287666 A JP H0287666A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- circuit
- semiconductor integrated
- wiring
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路装置に関し、特に、ゲートアレ
イ構成の半導体集積回路装置に関する。
イ構成の半導体集積回路装置に関する。
［従来の技術］
近時、ゲートアレイは計算機を利用することにより、フ
ルカスタムＬＳＩよりも短納期及び低開発費で設計する
ことができるため、通信、パーソナルコンピュータ及び
家電等の幅広い分野で使用されるようになってきた。こ
のため、ゲートアレイの回路構成も複雑化し、更に、レ
イアウトの精密さも要求されるようになってきた。
ルカスタムＬＳＩよりも短納期及び低開発費で設計する
ことができるため、通信、パーソナルコンピュータ及び
家電等の幅広い分野で使用されるようになってきた。こ
のため、ゲートアレイの回路構成も複雑化し、更に、レ
イアウトの精密さも要求されるようになってきた。
第３図は従来のＣＭＣ）Ｓゲートアレイの基本セルの構
成例を示す図、第４図は同ゲートアレイのレイアウト例
を示す図、第５図は同ゲートアレイの遅延回路の設計例
を示す図である。
成例を示す図、第４図は同ゲートアレイのレイアウト例
を示す図、第５図は同ゲートアレイの遅延回路の設計例
を示す図である。
通常、ＣＭＯＳゲートアレイの素子領域においては、第
３図（ａ）及び第３図（ａ）中の破線で囲む領域を拡大
した第３図（ｂ）に示すように、２個の直列配置された
Ｐ型半導体領域２１０及びＮ型半導体領域２１１と、電
源２２０と、ゲートポリシリコン電極２３０等とからな
る機能ファンクションブロックの基本セル２０１が、Ｌ
ＳＩチップ内部領域２００に縦方向及び横方向に規則的
に配列されている。また、ＣＭＯＳゲートアレイの配線
領域２０２．２０３は、数十水の配線を引くことができ
るものであり、内部領域２００の縁部及び基本セル２０
１の列間に設けられている。
３図（ａ）及び第３図（ａ）中の破線で囲む領域を拡大
した第３図（ｂ）に示すように、２個の直列配置された
Ｐ型半導体領域２１０及びＮ型半導体領域２１１と、電
源２２０と、ゲートポリシリコン電極２３０等とからな
る機能ファンクションブロックの基本セル２０１が、Ｌ
ＳＩチップ内部領域２００に縦方向及び横方向に規則的
に配列されている。また、ＣＭＯＳゲートアレイの配線
領域２０２．２０３は、数十水の配線を引くことができ
るものであり、内部領域２００の縁部及び基本セル２０
１の列間に設けられている。
更に、回路接続情報により、第４図（ａ）及び第４図（
ａ）中の破線で囲む領域を拡大した第４図（ｂ）に示す
ように、基本セル２０１上に、コンタクト３１０，３１
１，３１２，３１３．３１；！、３１５、第１アルミニ
ウム配線３２０，３２１，３２２ 、スルーホール３３
０，３３１及び第２アルミニウム配線３４０等で構成さ
れたインバータ等の機能ファンクションブロック３０４
，３０４ ’を配置する。この機能ファンクションブロ
ックとしては、インバータの外にＮＯＲ回路、ＮＡＮＤ
回路及びフリップフロップ等もある。
ａ）中の破線で囲む領域を拡大した第４図（ｂ）に示す
ように、基本セル２０１上に、コンタクト３１０，３１
１，３１２，３１３．３１；！、３１５、第１アルミニ
ウム配線３２０，３２１，３２２ 、スルーホール３３
０，３３１及び第２アルミニウム配線３４０等で構成さ
れたインバータ等の機能ファンクションブロック３０４
，３０４ ’を配置する。この機能ファンクションブロ
ックとしては、インバータの外にＮＯＲ回路、ＮＡＮＤ
回路及びフリップフロップ等もある。
そして、配線領域２０２，２０３と、第２アルミニウム
配線３５０，３５１ 、スルーホール３６０，３６１及
び、第１アルミニウム配線３７０とを使用して機能ファ
ンクションブロック３０４，３０４ ’間を接続するこ
とにより、ＬＳＩを実現している。このような回路設計
は、通常、計算機によって自動的に行なわれる。
配線３５０，３５１ 、スルーホール３６０，３６１及
び、第１アルミニウム配線３７０とを使用して機能ファ
ンクションブロック３０４，３０４ ’間を接続するこ
とにより、ＬＳＩを実現している。このような回路設計
は、通常、計算機によって自動的に行なわれる。
この場合に、第５図（ａ＞に示すようなフリップフロッ
プ（Ｆ／Ｆ）系の機能ファンクションブロック４０４が
回路設計上のタイミングの問題から、出力（ＯＵＴ）を
数［ｎｓ］遅らさざるを得ない場合は、第５図（ｂ）に
示すようにブロック４０４の出力（ＯＵＴ）にインバー
タの機能ファンクションブロック４０６，４０６ ’か
らなる遅延回路４０５を接続し、機能ファンクションブ
ロック４０６，４０６ ’のゲート遅延を利用して回路
のタイミングを補正することにより、遅延回路４０５の
出力（ＯＵＴＩ’）をブロック４０４のみかけ上の出力
とする。
プ（Ｆ／Ｆ）系の機能ファンクションブロック４０４が
回路設計上のタイミングの問題から、出力（ＯＵＴ）を
数［ｎｓ］遅らさざるを得ない場合は、第５図（ｂ）に
示すようにブロック４０４の出力（ＯＵＴ）にインバー
タの機能ファンクションブロック４０６，４０６ ’か
らなる遅延回路４０５を接続し、機能ファンクションブ
ロック４０６，４０６ ’のゲート遅延を利用して回路
のタイミングを補正することにより、遅延回路４０５の
出力（ＯＵＴＩ’）をブロック４０４のみかけ上の出力
とする。
これを更に第５図（Ｃ）に示すように、第４図と同様に
して第５図（ｂ）の回路接続情報から機能ファンクショ
ンブロック４０４，４０６，４０６ ’を配置し、配線
領域２０２ 、２０３と第２アルミニウム配線４５０．
４５１ 、スルーホール４６０，４６１及び第１アルミ
ニウム配線４７０とを使用して機能ファンクションブロ
ック間（即ち、ブロック４０４，４０６，４０６ ’間
）を接続することにより、ＬＳＩを実現する。
して第５図（ｂ）の回路接続情報から機能ファンクショ
ンブロック４０４，４０６，４０６ ’を配置し、配線
領域２０２ 、２０３と第２アルミニウム配線４５０．
４５１ 、スルーホール４６０，４６１及び第１アルミ
ニウム配線４７０とを使用して機能ファンクションブロ
ック間（即ち、ブロック４０４，４０６，４０６ ’間
）を接続することにより、ＬＳＩを実現する。
［発明が解決しようとする課題］
しかしながら、従来のＣＭＯＳゲートアレイは、第３図
、第４図及び第５図に基いて説明したように、回路設計
のタイミング上の問題から遅延時間が必要な場合は、イ
ンバータ等の機能ファンクションブロック４０６，４０
６ ’からなる遅延回路４０５のゲート遅延の時間を利
用する回路構成をとるため、機能ファンクションブロッ
クの段数倍の遅延時間しか得られない。このため、高精
度の回路設計ができないという欠点がある。更に、追加
した遅延回路４０５に使用されているインバータの機能
ファンクションブロック４０６，４０６ ’のように、
ブロック数を増加させてしまうという難点がある。また
、配置及び配線は計算機上で自動的に行われるため、遅
延回路４０５のインパークの機能ファンクションブロッ
ク４０６４０６ ′が不規則に配置される。このため、
配線が長くなり、配線容量が大きくなると、誤動作の原
因にもなるという欠点がある。
、第４図及び第５図に基いて説明したように、回路設計
のタイミング上の問題から遅延時間が必要な場合は、イ
ンバータ等の機能ファンクションブロック４０６，４０
６ ’からなる遅延回路４０５のゲート遅延の時間を利
用する回路構成をとるため、機能ファンクションブロッ
クの段数倍の遅延時間しか得られない。このため、高精
度の回路設計ができないという欠点がある。更に、追加
した遅延回路４０５に使用されているインバータの機能
ファンクションブロック４０６，４０６ ’のように、
ブロック数を増加させてしまうという難点がある。また
、配置及び配線は計算機上で自動的に行われるため、遅
延回路４０５のインパークの機能ファンクションブロッ
ク４０６４０６ ′が不規則に配置される。このため、
配線が長くなり、配線容量が大きくなると、誤動作の原
因にもなるという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
遅延の精度をあげ、誤動作を防止すると共に、回路設計
の質の向上を図ることかできる半導体集積回路装置を提
供することを目的とする。
遅延の精度をあげ、誤動作を防止すると共に、回路設計
の質の向上を図ることかできる半導体集積回路装置を提
供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路装置は、半導体基板上にＰ
型トランジスタとＮ型トランジスタとからなる基本セル
が規則的に配列された素子領域と、複数本の配線が通る
配線領域とを設けたゲートアレイ構成の半導体集積回路
装置において、前記素子領域内にコンデンサ素子と抵抗
素子とからなる遅延素子の基本セルを含むことを特徴と
する。
型トランジスタとＮ型トランジスタとからなる基本セル
が規則的に配列された素子領域と、複数本の配線が通る
配線領域とを設けたゲートアレイ構成の半導体集積回路
装置において、前記素子領域内にコンデンサ素子と抵抗
素子とからなる遅延素子の基本セルを含むことを特徴と
する。
〔作用］
本発明においては、素子領域内にコンデンサ素子と抵抗
素子とからなる遅延素子の基本セルを設けたから、コン
デンサ素子及び抵抗素子の夫々容量値及び抵抗値を種々
設定しておけば、回路設計のタイミングに応じてこれら
のコンデンサ素子及び抵抗素子を種々組み合わせて配線
することができる遅延ブロックを遅延素子の基本セル上
に配置することにより、任意の容量値及び抵抗値を得る
ことができる。これにより、遅延時間を容易に遷択する
ことができ、回路設計において生じるタイミングの補正
特性に応じて高精度の遅延回路を与えることができる。
素子とからなる遅延素子の基本セルを設けたから、コン
デンサ素子及び抵抗素子の夫々容量値及び抵抗値を種々
設定しておけば、回路設計のタイミングに応じてこれら
のコンデンサ素子及び抵抗素子を種々組み合わせて配線
することができる遅延ブロックを遅延素子の基本セル上
に配置することにより、任意の容量値及び抵抗値を得る
ことができる。これにより、遅延時間を容易に遷択する
ことができ、回路設計において生じるタイミングの補正
特性に応じて高精度の遅延回路を与えることができる。
また、遅延回路の配線長の配線容量の増大による誤動作
を防止できる。
を防止できる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図及び第２図は本発明の実施例を示す図であって、
第１図はゲートアレイ構成の半導体集積回路装置として
ＣＭＯＳゲートアレイの機能ファンクションブロックの
基本セルと遅延素子の基本セルの構成図、第２図は同じ
くそのゲートアレイ構成におけるレイアウト図である。
第１図はゲートアレイ構成の半導体集積回路装置として
ＣＭＯＳゲートアレイの機能ファンクションブロックの
基本セルと遅延素子の基本セルの構成図、第２図は同じ
くそのゲートアレイ構成におけるレイアウト図である。
また、第１図（ｂ）及び第２図（ｂ）は夫々第１図（ａ
）及び第２図（ａ）の破線にて囲む部分の拡大図である
。
）及び第２図（ａ）の破線にて囲む部分の拡大図である
。
第１図に示すように、ＬＳＩチップの内部領域１００は
素子領域と配線領域１０２，１０３とから構成される。
素子領域と配線領域１０２，１０３とから構成される。
この素子領域には、機能ファンクションブロックの基本
セル１０１と、容量値が異なるコンデンサ素子１２１乃
至１２７及び抵抗値が異なる抵抗素子１３１乃至１３７
等からなる遅延素子の基本セル１１１とが含まれる。ま
た、配線領域１０２，１０３は数十本の配線が通る領域
であり、内部領域１００の縁部及び基本セル１０１の列
間に設けられている。
セル１０１と、容量値が異なるコンデンサ素子１２１乃
至１２７及び抵抗値が異なる抵抗素子１３１乃至１３７
等からなる遅延素子の基本セル１１１とが含まれる。ま
た、配線領域１０２，１０３は数十本の配線が通る領域
であり、内部領域１００の縁部及び基本セル１０１の列
間に設けられている。
更に、回路接続情報により、第２図に示すように、機能
ファンクションブロックの基本セル１０１の上に、スル
ーホール、コンタクト、第１アルミニウム配線及び第２
アルミニウム配線等で構成された機能ファンクションブ
ロック１０４を配置し、遅延素子の基本セル１１１の上
に、第１アルミニウム配線１４０，１４１からなる遅延
ブロック１１２を配置する。
ファンクションブロックの基本セル１０１の上に、スル
ーホール、コンタクト、第１アルミニウム配線及び第２
アルミニウム配線等で構成された機能ファンクションブ
ロック１０４を配置し、遅延素子の基本セル１１１の上
に、第１アルミニウム配線１４０，１４１からなる遅延
ブロック１１２を配置する。
そして、第２アルミニウム配線１５０，１５１ 、スル
ーホール１６０，１６１ 、第１アルミニウム配線１７
０及び配線領域１０２，１０３等を使用して機能ファン
クションブロック１０４と遅延ブロック１１２とを接続
して半導体集積回路装置（ＬＳ’Ｉ）を実現する。
ーホール１６０，１６１ 、第１アルミニウム配線１７
０及び配線領域１０２，１０３等を使用して機能ファン
クションブロック１０４と遅延ブロック１１２とを接続
して半導体集積回路装置（ＬＳ’Ｉ）を実現する。
このように構成された半導体集積回路装置においては、
遅延素子の基本セル１１１に、例えば、コンデンサ素子
１２１乃至１２７として夫々０．５ＰＦ、２ＰＦ。
遅延素子の基本セル１１１に、例えば、コンデンサ素子
１２１乃至１２７として夫々０．５ＰＦ、２ＰＦ。
５ＰＦの容量値を設けておく。そして、回路設計のタイ
ミングに応じてコンデンサ素子１２１乃至１２７を直並
列に組み合わせることができる遅延ブロック１１２等を
数種類用意しておき、これを基本セル１１１に重ねるこ
とによって、約０．２５ＰＦ乃至１１ＰＦまでの容量値
を得ることができる。従って、必要に応じて容量値を変
えることによって遅延時間の選択が容易に可能である。
ミングに応じてコンデンサ素子１２１乃至１２７を直並
列に組み合わせることができる遅延ブロック１１２等を
数種類用意しておき、これを基本セル１１１に重ねるこ
とによって、約０．２５ＰＦ乃至１１ＰＦまでの容量値
を得ることができる。従って、必要に応じて容量値を変
えることによって遅延時間の選択が容易に可能である。
抵抗素子においても同様の操作ができるようにし、コン
デンサ素子、抵抗素子又はコンデンサ素子と抵抗素子の
組み合わせ等のようにバリエーションに富む遅延ブロッ
クを数種類用意する。
デンサ素子、抵抗素子又はコンデンサ素子と抵抗素子の
組み合わせ等のようにバリエーションに富む遅延ブロッ
クを数種類用意する。
このように、遅延素子の基本セルと数種類の遅延ブロッ
ク１１２等とを用いることによって、種々の回路設計に
生じるタイミングの補正特性に応じて、より精度が高い
遅延回路を得ることができる。
ク１１２等とを用いることによって、種々の回路設計に
生じるタイミングの補正特性に応じて、より精度が高い
遅延回路を得ることができる。
また、遅延回路として、機能ファンクションブロックを
何段も用いずに済むため、遅延回路の配線長の配線容量
増大による誤動作を防止することができる。
何段も用いずに済むため、遅延回路の配線長の配線容量
増大による誤動作を防止することができる。
更に、素子領域内に遅延素子の基本セルと遅延ブロック
を用いても計算機を使用して従来同様にＬＳＩを実現で
きる。なお、本発明はＣＭＯＳゲートアレイに限らす、
他のゲートアレイ構成の半導体集積回路装置についても
同様に適用することができる。
を用いても計算機を使用して従来同様にＬＳＩを実現で
きる。なお、本発明はＣＭＯＳゲートアレイに限らす、
他のゲートアレイ構成の半導体集積回路装置についても
同様に適用することができる。
［発明の効果］
以上説明したように本発明によれば、素子領域内に遅延
素子の基本セルを設けたから、遅延ブロックによって数
［ＰＦ］乃至十数［ＰＦ］の容量値又は数［Ω］乃至数
Ｋ［Ω］の抵抗値等を任意に選択することができるので
、種々の回路設計に生じるタイミングの補正特性に応じ
て遅延時間を与えることができる。従って、従来よりも
精度が高い回路設計を行うことができるという効果があ
る。
素子の基本セルを設けたから、遅延ブロックによって数
［ＰＦ］乃至十数［ＰＦ］の容量値又は数［Ω］乃至数
Ｋ［Ω］の抵抗値等を任意に選択することができるので
、種々の回路設計に生じるタイミングの補正特性に応じ
て遅延時間を与えることができる。従って、従来よりも
精度が高い回路設計を行うことができるという効果があ
る。
また、本発明によれば、機能ファンクションブロックを
何段も使用して遅延回路を形成するという必要がなく、
遅延回路の配線長の配線容量の増大による誤動作を防止
することができるという効果もある。
何段も使用して遅延回路を形成するという必要がなく、
遅延回路の配線長の配線容量の増大による誤動作を防止
することができるという効果もある。
第１図はゲートアレイ構成の半導体集積回路としてＣＭ
ＯＳゲートアレイの機能ファンクションブロックの基本
セルと遅延素子の基本セルの構成を示す図、第２図は同
じくこのゲートアレイ構成におけるレイアウト図、第３
図は従来のＣＭＯ８ゲートアレイの機能ファンクション
ブロックの基本セル構成図、第４図は同ゲートアレイに
よるレイアウト図、第５図は同ゲートアレイによる遅延
回路の設計例を示す図であって、第５図（ａ）はフリッ
プフロップ系の回路図、第５図（ｂ）はフリップフロッ
プ系の回路とインバータ２段による遅延回路を示す回路
図、第５図（ｃ）はレイアウト図である。 １００．２００． Ｌ Ｓ Ｉチップの内部領域、１０
１．２０１ 、機能ファンクションブロックの基本セル
、１０２，１０３゜２０２．２０３；配線領域、１０４
，３０４．機能ファンクションブロック、１１１；遅延
素子の基本セル、１１２；遅延ブロック、１２１乃至１
２７；コンデンサ素子、１３１乃至１３７；抵抗素子、
１４０，１４１；遅延ブロックの第１アルミニウム配線
、２１０；Ｐ型半導体領域、２１１．Ｎ型半導体領域、
２２０；電源、２３０；ゲートポリシリコン電極、３１
０乃至３１５；機能ファンクションブロックのコンタク
ト、３２０乃至３２２；機能ファンクションブロックの
第１アルミニウム配線、３３０，３３１；機能ファンク
ションブロックのスルーホール、３４０；機能ファンク
ションブロックの第２アルミニウム配線、１５０．１５
１，３５０，３５１，４５０，４５１，４５２．接続用
の第２アルミニウム配線、１６０，１６１，３６０，３
６１，４６０，４６１：接続用スルーホール、１７０，
３７０，４７０．接続用の第１アルミニウム配線、４０
４；フリップフロップ系機能ファンクションブロック、
４０５．遅延回路、４０６，４０６ ’ ：遅延回路
に使用されたインバータの機能ファンクションブロック 出願人 日本電気アイジ−マイコンシステム株式会社
ＯＳゲートアレイの機能ファンクションブロックの基本
セルと遅延素子の基本セルの構成を示す図、第２図は同
じくこのゲートアレイ構成におけるレイアウト図、第３
図は従来のＣＭＯ８ゲートアレイの機能ファンクション
ブロックの基本セル構成図、第４図は同ゲートアレイに
よるレイアウト図、第５図は同ゲートアレイによる遅延
回路の設計例を示す図であって、第５図（ａ）はフリッ
プフロップ系の回路図、第５図（ｂ）はフリップフロッ
プ系の回路とインバータ２段による遅延回路を示す回路
図、第５図（ｃ）はレイアウト図である。 １００．２００． Ｌ Ｓ Ｉチップの内部領域、１０
１．２０１ 、機能ファンクションブロックの基本セル
、１０２，１０３゜２０２．２０３；配線領域、１０４
，３０４．機能ファンクションブロック、１１１；遅延
素子の基本セル、１１２；遅延ブロック、１２１乃至１
２７；コンデンサ素子、１３１乃至１３７；抵抗素子、
１４０，１４１；遅延ブロックの第１アルミニウム配線
、２１０；Ｐ型半導体領域、２１１．Ｎ型半導体領域、
２２０；電源、２３０；ゲートポリシリコン電極、３１
０乃至３１５；機能ファンクションブロックのコンタク
ト、３２０乃至３２２；機能ファンクションブロックの
第１アルミニウム配線、３３０，３３１；機能ファンク
ションブロックのスルーホール、３４０；機能ファンク
ションブロックの第２アルミニウム配線、１５０．１５
１，３５０，３５１，４５０，４５１，４５２．接続用
の第２アルミニウム配線、１６０，１６１，３６０，３
６１，４６０，４６１：接続用スルーホール、１７０，
３７０，４７０．接続用の第１アルミニウム配線、４０
４；フリップフロップ系機能ファンクションブロック、
４０５．遅延回路、４０６，４０６ ’ ：遅延回路
に使用されたインバータの機能ファンクションブロック 出願人 日本電気アイジ−マイコンシステム株式会社
Claims (1)
- （１）半導体基板上にＰ型トランジスタとＮ型トランジ
スタとからなる基本セルが規則的に配列された素子領域
と、複数本の配線が通る配線領域とを設けたゲートアレ
イ構成の半導体集積回路装置において、前記素子領域内
にコンデンサ素子と抵抗素子とからなる遅延素子の基本
セルを含むことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240292A JPH0287666A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63240292A JPH0287666A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287666A true JPH0287666A (ja) | 1990-03-28 |
Family
ID=17057312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240292A Pending JPH0287666A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536950A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | ゲートアレイ型半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066446A (ja) * | 1983-09-21 | 1985-04-16 | Fujitsu Ltd | ゲ−ト・アレ−集積回路 |
| JPS6124251A (ja) * | 1984-07-13 | 1986-02-01 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-09-26 JP JP63240292A patent/JPH0287666A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6066446A (ja) * | 1983-09-21 | 1985-04-16 | Fujitsu Ltd | ゲ−ト・アレ−集積回路 |
| JPS6124251A (ja) * | 1984-07-13 | 1986-02-01 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536950A (ja) * | 1991-07-31 | 1993-02-12 | Nec Corp | ゲートアレイ型半導体集積回路装置 |
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