JPH0125227B2 - - Google Patents
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- Publication number
- JPH0125227B2 JPH0125227B2 JP16456780A JP16456780A JPH0125227B2 JP H0125227 B2 JPH0125227 B2 JP H0125227B2 JP 16456780 A JP16456780 A JP 16456780A JP 16456780 A JP16456780 A JP 16456780A JP H0125227 B2 JPH0125227 B2 JP H0125227B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitance
- terminal
- semiconductor integrated
- semiconductor
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は基板上に複数個のメモリ等の半導体回
路素子を配設し、それぞれを電気的に接続した半
導体回路装置の改良に関するものである。
路素子を配設し、それぞれを電気的に接続した半
導体回路装置の改良に関するものである。
第１図は、半導体集積回路素子の接続端子を示
した図であり、１は半導体集積回路本体（以下
「IC」と呼ぶ）、２，３はその入出力ピンである。
これらの入出力ピンの静電容量はそのピンが配設
される位置によつてそれぞれ異なる。例えば、前
ピン２の静電容量C1は小さく、ピン３の静電容
量C2は大きくなる。
した図であり、１は半導体集積回路本体（以下
「IC」と呼ぶ）、２，３はその入出力ピンである。
これらの入出力ピンの静電容量はそのピンが配設
される位置によつてそれぞれ異なる。例えば、前
ピン２の静電容量C1は小さく、ピン３の静電容
量C2は大きくなる。
従来、前記のような入出力ピンを有するIC１
の複数個を、第２図に示されるように、ハイブリ
ツド基板４に実装し、前記IC１のピン２及び３
を共通的に接続してハイブリツドIC回路の共通
入出力ピン５及び６を構成している。
の複数個を、第２図に示されるように、ハイブリ
ツド基板４に実装し、前記IC１のピン２及び３
を共通的に接続してハイブリツドIC回路の共通
入出力ピン５及び６を構成している。
このようなハイブリツド回路では、前記IC１
の個数をＮ個とすれば、ピン５から見た内部静電
容量はピン２の有する静電容量のＮ倍となり、同
様にピン６から見た内部容量はピン３の有する静
電容量のＮ倍となる。しかるに、ピン５とピン６
の静電容量の差は内部IC１のピン２と３の間の
静電容量差のＮ倍となる。一般に電気回路素子の
動作においてその素子の各ピン間の静電容量差が
大きいことは、動作速度の大小を招く結果とな
り、不都合な問題となる。しかしながら、ハイブ
リツド回路の従来の技術では配線パターンの規則
的な利点や設計の容易さのため、前記のような性
能的な問題があるにもかかわらず使用されるが、
特に、高速記憶素子のハイブリツド回路等ではこ
の問題が重要になる。
の個数をＮ個とすれば、ピン５から見た内部静電
容量はピン２の有する静電容量のＮ倍となり、同
様にピン６から見た内部容量はピン３の有する静
電容量のＮ倍となる。しかるに、ピン５とピン６
の静電容量の差は内部IC１のピン２と３の間の
静電容量差のＮ倍となる。一般に電気回路素子の
動作においてその素子の各ピン間の静電容量差が
大きいことは、動作速度の大小を招く結果とな
り、不都合な問題となる。しかしながら、ハイブ
リツド回路の従来の技術では配線パターンの規則
的な利点や設計の容易さのため、前記のような性
能的な問題があるにもかかわらず使用されるが、
特に、高速記憶素子のハイブリツド回路等ではこ
の問題が重要になる。
本発明の目的は前記問題を解消した半導体回路
装置を提供することにある。
装置を提供することにある。
以下実施例により本発明を詳細に説明する。
なお、第３図及び第４図において、第２図と同
等の機能を有するものは同一記号を付してある。
等の機能を有するものは同一記号を付してある。
第３図は本発明の一実施例の回路構成図であ
り、基板（ボードでもよい）４の上にIC１が複
数個配設され、それぞれIC１の静電容量小のピ
ン２と静電容量大のピン３とが交互に接続されて
ハイブリツド基板４の入出力ピン５及び６を構成
したものである。IC１の静電容量小のピン２や
静電容量大のピン３はIC１の設計時のパターン
や各層膜の構成によりあらかじめ知られているの
で、ハイブリツド基板４においてピン５とピン６
の静電容量の差が小さくなるように内部のIC１
の各ピンを選択接続することは容易にできる。ま
た内部のIC１の個数やピンの数は偶数でも奇数
でもよい。このように、内部IC１の各入出力ピ
ンの静電容量があらかじめ知られている場合に、
各ピン２及び３を共通接続するときに、その接続
後の総合静電容量のバラツキが最も小さくなるよ
うに基板４の上で各IC１の静電容量の小のピン
２と大のピン３とを選択してやることにより、バ
イブリツド基板４の入出力ピン５，６の間での静
電容量のバラツキを小さくすることができる。
り、基板（ボードでもよい）４の上にIC１が複
数個配設され、それぞれIC１の静電容量小のピ
ン２と静電容量大のピン３とが交互に接続されて
ハイブリツド基板４の入出力ピン５及び６を構成
したものである。IC１の静電容量小のピン２や
静電容量大のピン３はIC１の設計時のパターン
や各層膜の構成によりあらかじめ知られているの
で、ハイブリツド基板４においてピン５とピン６
の静電容量の差が小さくなるように内部のIC１
の各ピンを選択接続することは容易にできる。ま
た内部のIC１の個数やピンの数は偶数でも奇数
でもよい。このように、内部IC１の各入出力ピ
ンの静電容量があらかじめ知られている場合に、
各ピン２及び３を共通接続するときに、その接続
後の総合静電容量のバラツキが最も小さくなるよ
うに基板４の上で各IC１の静電容量の小のピン
２と大のピン３とを選択してやることにより、バ
イブリツド基板４の入出力ピン５，６の間での静
電容量のバラツキを小さくすることができる。
第４図は本発明の他の実施例の構成図であり、
第３図の実施例の入出力ピン５と６の間の静電容
量のバラツキを補正するためにハイブリツド基板
４内に補正用静電容量７を入出力ピン５若しくは
入出力ピン６の共通線に接続し、入出力静電容量
の均一化をより正確にしたものである。
第３図の実施例の入出力ピン５と６の間の静電容
量のバラツキを補正するためにハイブリツド基板
４内に補正用静電容量７を入出力ピン５若しくは
入出力ピン６の共通線に接続し、入出力静電容量
の均一化をより正確にしたものである。
なお、本実施例ではハイブリツド回路に本発明
を適用したが、他の半導体回路素子の複数個をボ
ード等の基板上に配設する装置においても、本発
明を適用できることは言うまでもない。
を適用したが、他の半導体回路素子の複数個をボ
ード等の基板上に配設する装置においても、本発
明を適用できることは言うまでもない。
以上説明したように、本発明によれば、複数個
の半導体回路素子を基板上に配設して電気的に接
続した半導体装置においても入出力ピン間の入出
力静電容量の差を小さくすることによりほぼ均一
にすることができるので、特性の向上及び設計上
のマージンの向上ができる。よつて高速記憶素子
のハイブリツドIC回路等においても高性能のも
のが提供できる。
の半導体回路素子を基板上に配設して電気的に接
続した半導体装置においても入出力ピン間の入出
力静電容量の差を小さくすることによりほぼ均一
にすることができるので、特性の向上及び設計上
のマージンの向上ができる。よつて高速記憶素子
のハイブリツドIC回路等においても高性能のも
のが提供できる。
第１図は半導体集積回路素子の接続端子を示し
た図、第２図は従来のハイブリツドIC１回路の
接続図、第３図は本発明の一実施例の回路接続
図、第４図は本発明の他の実施例の回路接続図で
ある。 １……半導体集積回路素子、２，３……入出力
ピン、４……ハイブリツド基板、５，６……共通
入出力ピン、７……補正用静電容量。
た図、第２図は従来のハイブリツドIC１回路の
接続図、第３図は本発明の一実施例の回路接続
図、第４図は本発明の他の実施例の回路接続図で
ある。 １……半導体集積回路素子、２，３……入出力
ピン、４……ハイブリツド基板、５，６……共通
入出力ピン、７……補正用静電容量。
Claims (1)
- 【特許請求の範囲】 １ 比較的大きい静電容量を持つ第１端子と比較
的小さい静電容量を持つ第２端子とを持つ第１半
導体集積回路と、比較的大きい静電容量を持つ第
１端子と比較的小さい静電容量を持つ第２端子と
を持つ第２半導体集積回路と、第１、第２共通配
線とを備え、上記第１半導体集積回路の第１端子
と上記第２半導体集積回路の第２端子とが上記第
１共通配線に結合され、上記第１半導体集積回路
の第２端子と上記第２半導体集積回路の第１端子
が上記第２共通配線に結合されてなることを特徴
とする半導体回路装置。 ２ 上記第１、第２半導体集積回路が互いに対応
されるべき配置の端子を持つメモリを構成してな
ることを特徴とする特許請求の範囲第１項記載の
半導体回路装置。 ３ 上記第１、第２端子がそれぞれ入出力端子を
構成してなることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体回路装置。 ４ 複数の共通配線と、それぞれ上記共通配線に
結合されるべき複数の端子を持ち上記各端子の静
電容量が一様でない複数の半導体集積回路とを備
えてなり、上記複数の共通配線の少なくとも１つ
に、共通配線の相互の静電容量の差を減少せしめ
るように補正用静電容量が付加されるようにされ
てなることを特徴とする特許請求の範囲第１項記
載の半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456780A JPS5789231A (en) | 1980-11-25 | 1980-11-25 | Semiconductor circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16456780A JPS5789231A (en) | 1980-11-25 | 1980-11-25 | Semiconductor circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5789231A JPS5789231A (en) | 1982-06-03 |
| JPH0125227B2 true JPH0125227B2 (ja) | 1989-05-16 |
Family
ID=15795614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16456780A Granted JPS5789231A (en) | 1980-11-25 | 1980-11-25 | Semiconductor circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5789231A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5714564B2 (ja) * | 2009-03-30 | 2015-05-07 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 上部ポストパッシベーション技術および底部構造技術を使用する集積回路チップ |
-
1980
- 1980-11-25 JP JP16456780A patent/JPS5789231A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5789231A (en) | 1982-06-03 |
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