JPH0624227B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0624227B2 JPH0624227B2 JP58138046A JP13804683A JPH0624227B2 JP H0624227 B2 JPH0624227 B2 JP H0624227B2 JP 58138046 A JP58138046 A JP 58138046A JP 13804683 A JP13804683 A JP 13804683A JP H0624227 B2 JPH0624227 B2 JP H0624227B2
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- JP
- Japan
- Prior art keywords
- input
- output buffer
- control circuit
- cell
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 本発明はマスタースライス方式の半導体集積回路装置に
関する。
関する。
近年、通信機やコンピュータ等においてマスタースライ
ス方式の半導体集積回路装置が利用されることが多くな
ってきた。マスタースライス方式とは半導体ウェーハに
予め一定の規則性を有するトランジスタ群を全ての開発
品種に共通に利用できるように設けた下地を形成してお
き、この下地から各品種毎にアルミニウム導電膜やコン
タクト穴を設け所望の回路を実現するものである。
ス方式の半導体集積回路装置が利用されることが多くな
ってきた。マスタースライス方式とは半導体ウェーハに
予め一定の規則性を有するトランジスタ群を全ての開発
品種に共通に利用できるように設けた下地を形成してお
き、この下地から各品種毎にアルミニウム導電膜やコン
タクト穴を設け所望の回路を実現するものである。
第１図は従来のマスタースライス方式により製造される
半導体チップの構成を説明するための配置図である。
半導体チップの構成を説明するための配置図である。
半導体チップ１０は入出力バッファ回路部１１、周辺配
線部１２、内部セル部１３、内部配線領域１４から成
る。内部セル部１３は基本セルＡが規則的に配置されて
構成されている。基本セルＡはｍ（ｍは２以上の整数）
個の直列接続されたＰ型トランジスタとｍ個の直接接続
されたＮ型トランジスタとから成る。
線部１２、内部セル部１３、内部配線領域１４から成
る。内部セル部１３は基本セルＡが規則的に配置されて
構成されている。基本セルＡはｍ（ｍは２以上の整数）
個の直列接続されたＰ型トランジスタとｍ個の直接接続
されたＮ型トランジスタとから成る。
第２図は第１図に示す基本セルＡの一例の回路図であ
る。
る。
この例の基本セルはｍ＝２とした場合を示す。即ち２個
のＰ型トランジスタＴP1，ＴP2が直列接続されたもの
と、２個のＮ型トランジスタＴN1，ＴN2が直列接続され
たものから成る。基本セルＡは、第６図に示すように、
ｍ＝３とすることもできる。
のＰ型トランジスタＴP1，ＴP2が直列接続されたもの
と、２個のＮ型トランジスタＴN1，ＴN2が直列接続され
たものから成る。基本セルＡは、第６図に示すように、
ｍ＝３とすることもできる。
第３図は第１図に示す入出力バッファ回路部の構成を説
明するための配置図である。
明するための配置図である。
かかる基本セルＡからはインバータやフリップ・フロッ
プ等を形成することができる。インバータはＰ型トラン
ジスタTP1，TP2の直列接続とＮ型トランジスタTN1，TN2
の直列接続とを直列に接続し、４つのトランジスタのゲ
ートを共通に入力端子に接続し、異種トランジスタの直
列接続の接続点を出力端子に接続して形成したり、Ｐ型
トランジスタ TP1，TP2の中間接続点をＮ型トランジス
タTN1，TN2の中間接続点に接続し、一方のＰ型トランジ
スタTP2と一方のＮ型トランジスタTN1とを用いこれらに
電源電圧を印加するとともにこれらトランジスタのゲー
トを共通入力端子に接続して中間接続点を出力端子に接
続して形成できる。また、フリップ・フロップはＰ型ト
ランジスタTP1，TP2の直列接続とＮ型トランジスタ
TN1，TN2の直列接続とを電源に対し並列に接続し、一方
の中間接続点を他方の直列接続の一方のゲートに接続す
ることによって形成できる。
プ等を形成することができる。インバータはＰ型トラン
ジスタTP1，TP2の直列接続とＮ型トランジスタTN1，TN2
の直列接続とを直列に接続し、４つのトランジスタのゲ
ートを共通に入力端子に接続し、異種トランジスタの直
列接続の接続点を出力端子に接続して形成したり、Ｐ型
トランジスタ TP1，TP2の中間接続点をＮ型トランジス
タTN1，TN2の中間接続点に接続し、一方のＰ型トランジ
スタTP2と一方のＮ型トランジスタTN1とを用いこれらに
電源電圧を印加するとともにこれらトランジスタのゲー
トを共通入力端子に接続して中間接続点を出力端子に接
続して形成できる。また、フリップ・フロップはＰ型ト
ランジスタTP1，TP2の直列接続とＮ型トランジスタ
TN1，TN2の直列接続とを電源に対し並列に接続し、一方
の中間接続点を他方の直列接続の一方のゲートに接続す
ることによって形成できる。
入出力バッファ回路部１１は、例えばインバータで構成
される入出力バッファ領域Ｂと、入力信号を内部回路の
動作に必要な電圧レベルに調整したり、内部回路の出力
から外部出力として必要な形式の信号に整形したりする
入出力バッファ制御回路Ｃとから成る。入出力バッファ
領域は入力保護抵抗及び出力バッファトランジスタを含
んで構成される。
される入出力バッファ領域Ｂと、入力信号を内部回路の
動作に必要な電圧レベルに調整したり、内部回路の出力
から外部出力として必要な形式の信号に整形したりする
入出力バッファ制御回路Ｃとから成る。入出力バッファ
領域は入力保護抵抗及び出力バッファトランジスタを含
んで構成される。
第４図（ａ），（ｂ）は入出力バッファ制御回路に使用
される基本回路図である。
される基本回路図である。
第４図（ａ）は入力インターフェース回路、第４図
（ｂ）は、ステートコントロール回路である。第４図
(a)の入力インターフェース回路はインバータであり、
第２図に関連して説明したように形成する。第４図(b)
は上記インバータとNAND回路とNOR回路とで形成されて
いる。かかるNAND回路もNOR回路も周知の回路構成で形
成される。例えばNAND回路は２つのＰ型トランジスタと
１つのＮ型トランジスタを直列に接続し、このＮ型トラ
ンジスタに並列に他のＮ型トランジスタを接続すること
によって形成できる。２つのＰ型トランジスタの直列接
続は第２図のＰ型トランジスタの基本セルをそのまま用
いることができ、Ｎ型トランジスタの並列接続は同図の
Ｎ型トランジスタの基本セルの中間接続点をＰ型トラン
ジスタに直列に接続して形成できる。NOR回路はNAND回
路と逆に２つのＰ型トランジスタの並列接続に２つのＮ
型トランジスタの直列接続を直列に接続して形成でき
る。第２図の基本セルからはNAND回路の場合と同様に形
成できる。この２種の基本回路を用いて、ＣＭＯＳイン
ターフェース入力、ＴＴＬインターフェース入力、真数
出力、補数出力、ＣＭＯＳインターフェースバス線ドラ
イバ、ＴＴＬインターフェースバス線ドライバ等の種々
の機能を有する回路を構成するのである。
（ｂ）は、ステートコントロール回路である。第４図
(a)の入力インターフェース回路はインバータであり、
第２図に関連して説明したように形成する。第４図(b)
は上記インバータとNAND回路とNOR回路とで形成されて
いる。かかるNAND回路もNOR回路も周知の回路構成で形
成される。例えばNAND回路は２つのＰ型トランジスタと
１つのＮ型トランジスタを直列に接続し、このＮ型トラ
ンジスタに並列に他のＮ型トランジスタを接続すること
によって形成できる。２つのＰ型トランジスタの直列接
続は第２図のＰ型トランジスタの基本セルをそのまま用
いることができ、Ｎ型トランジスタの並列接続は同図の
Ｎ型トランジスタの基本セルの中間接続点をＰ型トラン
ジスタに直列に接続して形成できる。NOR回路はNAND回
路と逆に２つのＰ型トランジスタの並列接続に２つのＮ
型トランジスタの直列接続を直列に接続して形成でき
る。第２図の基本セルからはNAND回路の場合と同様に形
成できる。この２種の基本回路を用いて、ＣＭＯＳイン
ターフェース入力、ＴＴＬインターフェース入力、真数
出力、補数出力、ＣＭＯＳインターフェースバス線ドラ
イバ、ＴＴＬインターフェースバス線ドライバ等の種々
の機能を有する回路を構成するのである。
限られた面積の半導体チップ上でどの品種にでも対応で
きるように、多機能とするために入出力バッファ制御回
路Ｃの面積を大きくしてやると、内部セル部１３の面積
が小さくなり、記憶容量とかその多の内部セル部の機能
が低下するという欠点を生ずる。しかも、品種によって
は入出力バッファ制御回路の機能を多く必要としない場
合があり、使用されない基本セルが多数でてきてセル利
用率を低下させ、コストアップを招くという欠点を生ず
る。逆に、入出力バッファ制御回路Ｃの面積を小さくす
ると、内部セル部１３の面積が大きくなり、内部セル数
を増加させられるが、入出力バッファ制御回路Ｃの機能
が少なくなり、用途が限定されるという欠点を生ずる。
入出力バッファ制御回路Ｃの機能も拡げ、内部セル部１
３のセル数も増加させるとどの品種にも対応できるよう
になるが、半導体チップの面積の増大を招き、コストが
大幅に増大するのみならず品種によっては利用されない
セルも多くでできて、セル利用率を低下させるという欠
点を生ずる。
きるように、多機能とするために入出力バッファ制御回
路Ｃの面積を大きくしてやると、内部セル部１３の面積
が小さくなり、記憶容量とかその多の内部セル部の機能
が低下するという欠点を生ずる。しかも、品種によって
は入出力バッファ制御回路の機能を多く必要としない場
合があり、使用されない基本セルが多数でてきてセル利
用率を低下させ、コストアップを招くという欠点を生ず
る。逆に、入出力バッファ制御回路Ｃの面積を小さくす
ると、内部セル部１３の面積が大きくなり、内部セル数
を増加させられるが、入出力バッファ制御回路Ｃの機能
が少なくなり、用途が限定されるという欠点を生ずる。
入出力バッファ制御回路Ｃの機能も拡げ、内部セル部１
３のセル数も増加させるとどの品種にも対応できるよう
になるが、半導体チップの面積の増大を招き、コストが
大幅に増大するのみならず品種によっては利用されない
セルも多くでできて、セル利用率を低下させるという欠
点を生ずる。
本発明の目的は、入出力バッファ制御回路を内部セル部
内に含め、両者に融通性にもたせ、入出力バッファ制御
回路に要求されている機能数に応じて内部セル部のセル
数を増減でき、セル利用率を向上させ、コストアップを
防ぐことのできるマスタースライス方式の半導体集積回
路装置を提供することにある。
内に含め、両者に融通性にもたせ、入出力バッファ制御
回路に要求されている機能数に応じて内部セル部のセル
数を増減でき、セル利用率を向上させ、コストアップを
防ぐことのできるマスタースライス方式の半導体集積回
路装置を提供することにある。
本発明によれば、内部セル部と入出力バッファ回路部と
を有する半導体集積回路装置において、入出力バッファ
回路部のうち、入力保護抵抗及び出力バッファトランジ
スタを含む部分を入出力バッファ領域とし、半導体チッ
プの最外周に設け、入出力バッファ回路部のうち前述の
入出力バッファ領域以外の部分を入出力バッファ制御回
路領域として入出力バッファ領域の内即に設け、入出力
バッファ領域と従属接続され、更に入出バッファ制御回
路領域の内側に内部セル領域を有し、入出力バッファ制
御回路領域と内部セル領域とは共に複数の異種のトラン
ジスタを直列に接続して形成された基本セルをマトリク
ス状に配置して構成されるとともに入出力バッファ制御
回路領域内の基本セルと内部セル領域内の前記基本セル
とは共に同じ数のトランジスタを直列接続して形成され
た同じ基本セルで構成されている半導体集積回路装置が
得られる。
を有する半導体集積回路装置において、入出力バッファ
回路部のうち、入力保護抵抗及び出力バッファトランジ
スタを含む部分を入出力バッファ領域とし、半導体チッ
プの最外周に設け、入出力バッファ回路部のうち前述の
入出力バッファ領域以外の部分を入出力バッファ制御回
路領域として入出力バッファ領域の内即に設け、入出力
バッファ領域と従属接続され、更に入出バッファ制御回
路領域の内側に内部セル領域を有し、入出力バッファ制
御回路領域と内部セル領域とは共に複数の異種のトラン
ジスタを直列に接続して形成された基本セルをマトリク
ス状に配置して構成されるとともに入出力バッファ制御
回路領域内の基本セルと内部セル領域内の前記基本セル
とは共に同じ数のトランジスタを直列接続して形成され
た同じ基本セルで構成されている半導体集積回路装置が
得られる。
次に、本発明の実施例について図面を用いて説明する。
第５図（ａ），（ｂ）は本発明の一実施例に用いる入出
力バッファ制御回路の構成を説明するための配置図であ
る。
力バッファ制御回路の構成を説明するための配置図であ
る。
入出力バッファ制御回路は、第５図（ａ）に示すよう
に、基本セルＤをｐ行ｑ列に配置したもの、あるいは第
５図（ｂ）に示すように、基本セルＤをｒ行ｓ列に配置
したものから成る。
に、基本セルＤをｐ行ｑ列に配置したもの、あるいは第
５図（ｂ）に示すように、基本セルＤをｒ行ｓ列に配置
したものから成る。
基本セルＤは、ｎ（ｎは２以上の整数）個の直列接続さ
れたＰ型トランジスタとｎ個の直列接続されたＮ型トラ
ンジスタとで構成される。
れたＰ型トランジスタとｎ個の直列接続されたＮ型トラ
ンジスタとで構成される。
第６図は第５図（ａ），（ｂ）に示す基本セルＤの一例
の回路図である。
の回路図である。
この例はｎ＝３の場合を示す。ｎ＝２とすると第２図に
示した基本セルＡと同じになる。直列接続されるトラン
ジスタの数ｎはｎ＝ｍ，ｎ≠ｍのいずれでも良い、セル
利用率を良くするためには、ｎ＝ｍとした方が良い。第
６図の例では３個のトランジスタのうち２個を用いるこ
とによって、第２図の基本セルと同様に種々の回路を形
成できる。
示した基本セルＡと同じになる。直列接続されるトラン
ジスタの数ｎはｎ＝ｍ，ｎ≠ｍのいずれでも良い、セル
利用率を良くするためには、ｎ＝ｍとした方が良い。第
６図の例では３個のトランジスタのうち２個を用いるこ
とによって、第２図の基本セルと同様に種々の回路を形
成できる。
第７図は本発明の一実施例の各回路の配置図である。
半導体チップ１０の最外周には、入出力バッファ領域Ｂ
を配置する。その内側に入出力バッファ制御回路Ｃを配
置する。この実施例では、図面の上下には第５図（ａ）
に示した配列のものを、左右には第５図（ｂ）に示した
配列のものを配置してあるが、配置はこれに限定される
ものではなく、同じものを配置しても良い。即ち、ｐ＝
ｒ，ｑ＝ｓであっても良く、ｐ≠ｒ，ｑ≠ｓであっても
良い。
を配置する。その内側に入出力バッファ制御回路Ｃを配
置する。この実施例では、図面の上下には第５図（ａ）
に示した配列のものを、左右には第５図（ｂ）に示した
配列のものを配置してあるが、配置はこれに限定される
ものではなく、同じものを配置しても良い。即ち、ｐ＝
ｒ，ｑ＝ｓであっても良く、ｐ≠ｒ，ｑ≠ｓであっても
良い。
内部セル部の基本セルＡと入出力バッファ制御回路の基
本セルＤと全く同じか、あるいは直列数が異なるだけそ
の他は同じものであるから、基本セルＡと基本セルＤと
の間に融通性ができる。従って、入出力バッファ制御回
路Ｃに多機能が要求されるときは内部セル部の基本セル
Ａを使用することもできるし、少機能で良い場合には、
使われない基本セルＤを内部セル部として使用して内部
セル部のセル数を増加させることもできる。また、この
相互利用は基本セル単位だけでなく、基本セル内の２列
のトランジスタを分け合って利用することもできる。例
えば、入出力バッファ制御回路がＰ型トランジスタを使
用し、内部セル部がＮ型トランジスタを使用することも
できる。このような利用でも可能であるのでｐ，ｑ，
ｒ，ｓは整数でなくても良いことになる。つまり、２．
５，３．５といったような数になっても良い。ここで
０．５は基本のセルの２列のトランジスタのうちいずれ
か片方だけの直列トランジスタの列を作る、あるいは使
用するということを意味する。
本セルＤと全く同じか、あるいは直列数が異なるだけそ
の他は同じものであるから、基本セルＡと基本セルＤと
の間に融通性ができる。従って、入出力バッファ制御回
路Ｃに多機能が要求されるときは内部セル部の基本セル
Ａを使用することもできるし、少機能で良い場合には、
使われない基本セルＤを内部セル部として使用して内部
セル部のセル数を増加させることもできる。また、この
相互利用は基本セル単位だけでなく、基本セル内の２列
のトランジスタを分け合って利用することもできる。例
えば、入出力バッファ制御回路がＰ型トランジスタを使
用し、内部セル部がＮ型トランジスタを使用することも
できる。このような利用でも可能であるのでｐ，ｑ，
ｒ，ｓは整数でなくても良いことになる。つまり、２．
５，３．５といったような数になっても良い。ここで
０．５は基本のセルの２列のトランジスタのうちいずれ
か片方だけの直列トランジスタの列を作る、あるいは使
用するということを意味する。
以上詳細に説明したように、本発明は、入出力バッファ
制御回路と内部セル部との間の基本セル間に融通性をも
たせたマスタースライス方式の半導体集積回路装置とし
たので、機能の増減に融通性をもたせられるのみなら
ず、セル利用率を向上させ、コストダウンも図れるとい
う効果を有する。
制御回路と内部セル部との間の基本セル間に融通性をも
たせたマスタースライス方式の半導体集積回路装置とし
たので、機能の増減に融通性をもたせられるのみなら
ず、セル利用率を向上させ、コストダウンも図れるとい
う効果を有する。
第１図は従来のマスタースライス方式により製造される
半導体チップの構成を説明するための配置図、第２図は
第１図に示す基本セルＡの一例の回路図、第３図は第１
図に示す入出力バッファ回路部の構成を説明するための
配置図、第４図（ａ），（ｂ）は入出力バッファ制御回
路に使用される基本回路図、第５図（ａ），（ｂ）は本
発明の一実施例に用いる入出力バッファ制御回路の構成
を説明するための配置図、第６図は第５図（ａ），
（ｂ）に示す基本セルＤの一例の回路図、第７図は本発
明の一実施例の各回路図の配置図である。 １０……半導体チップ、１１……入出力バッファ回路
部、１２……周辺配線部、１３……内部セル部、１４…
…内部配線領域、Ａ……内部セル部の基本セル、Ｂ……
入出力バッファ領域、Ｃ……入出力バッファ制御回路、
Ｄ……入出力バッファ制御回路の基本セル。
半導体チップの構成を説明するための配置図、第２図は
第１図に示す基本セルＡの一例の回路図、第３図は第１
図に示す入出力バッファ回路部の構成を説明するための
配置図、第４図（ａ），（ｂ）は入出力バッファ制御回
路に使用される基本回路図、第５図（ａ），（ｂ）は本
発明の一実施例に用いる入出力バッファ制御回路の構成
を説明するための配置図、第６図は第５図（ａ），
（ｂ）に示す基本セルＤの一例の回路図、第７図は本発
明の一実施例の各回路図の配置図である。 １０……半導体チップ、１１……入出力バッファ回路
部、１２……周辺配線部、１３……内部セル部、１４…
…内部配線領域、Ａ……内部セル部の基本セル、Ｂ……
入出力バッファ領域、Ｃ……入出力バッファ制御回路、
Ｄ……入出力バッファ制御回路の基本セル。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118
Claims (1)
- 【請求項１】入力保護抵抗及び出力バッファトランジス
タを含んで構成され、半導体チップの最外周領域に設け
られる入出力バッファ領域と、該入出力バッファ領域の
内側に設けられ入出力バッファ制御回路として用いると
きは該入出力バッファ領域に縦属接続される入出力バッ
ファ制御回路領域と、該入出力バッファ制御回路領域の
内側に設けられた内部セル領域とを有し、前記入出力バ
ッファ制御回路領域と前記内部セル領域とは共に複数の
異種のトランジスタを直列に接続して形成された基本セ
ルをマトリクス状に配置して構成されるとともに該入出
力バッファ制御回路領域内の前記基本セルと前記内部セ
ル領域内の前記基本セルとは共に同じ数のトランジスタ
を直列接続して形成された同じ基本セルで構成され、前
記入出力バッファ制御回路領域は入出力バッファ制御回
路として用いないときはその基本セルを前記内部セルの
基本セルとして用い得るようにしたことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138046A JPH0624227B2 (ja) | 1983-07-28 | 1983-07-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138046A JPH0624227B2 (ja) | 1983-07-28 | 1983-07-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6030164A JPS6030164A (ja) | 1985-02-15 |
| JPH0624227B2 true JPH0624227B2 (ja) | 1994-03-30 |
Family
ID=15212735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138046A Expired - Lifetime JPH0624227B2 (ja) | 1983-07-28 | 1983-07-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624227B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09280734A (ja) * | 1996-04-12 | 1997-10-31 | Nippon Metarupurinto Kk | 乾燥炉内搬送装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
-
1983
- 1983-07-28 JP JP58138046A patent/JPH0624227B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09280734A (ja) * | 1996-04-12 | 1997-10-31 | Nippon Metarupurinto Kk | 乾燥炉内搬送装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6030164A (ja) | 1985-02-15 |
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