JPH0287783A - シェーデイング補正回路 - Google Patents
シェーデイング補正回路Info
- Publication number
- JPH0287783A JPH0287783A JP63238705A JP23870588A JPH0287783A JP H0287783 A JPH0287783 A JP H0287783A JP 63238705 A JP63238705 A JP 63238705A JP 23870588 A JP23870588 A JP 23870588A JP H0287783 A JPH0287783 A JP H0287783A
- Authority
- JP
- Japan
- Prior art keywords
- shading correction
- correction circuit
- video signal
- signal
- brightness
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、TVカメラ、CCD等の撮像器におけるシェ
ーディング補正回路に関する。
ーディング補正回路に関する。
TVカメラ、COD等の撮像器を用いる場合に。
撮像器の特性として、入力する像の明暗に対応して検出
感度が比例的であることが、望ましいが。
感度が比例的であることが、望ましいが。
照明むらや、検出器の感度むらなどのため、対象像を像
の明暗どうり検出することは、困難である。
の明暗どうり検出することは、困難である。
そのためシェーディング補正の方法が、精機学会講演論
文集(82−10)に提案されている。本方式の採用に
より、検出S/Nは、報告では。
文集(82−10)に提案されている。本方式の採用に
より、検出S/Nは、報告では。
14Dbと大きく向上しており非常に効果的である。
しかしながら本方式では、入力画像が一定の明るさに入
っていることを、仮定しており、その範囲を越えた場合
正常な感度補正は、保証されない。
っていることを、仮定しており、その範囲を越えた場合
正常な感度補正は、保証されない。
実際の使用条件では、たとえば、金属の光沢面では、異
常に明るい値を示すことが多く、この値を、感度補正の
ための明情報として用いると、全体のダイナミックレン
ジを下げる不都合があった。
常に明るい値を示すことが多く、この値を、感度補正の
ための明情報として用いると、全体のダイナミックレン
ジを下げる不都合があった。
本発明は、上記従来技術の欠点を無くしてダイナミック
レンジの高い、また異常に明るいデータが、入力された
ときもこれをクリップして、誤検出を防止するようにし
ている。
レンジの高い、また異常に明るいデータが、入力された
ときもこれをクリップして、誤検出を防止するようにし
ている。
感度補正のための演算は1乗算、除算が、必要でありこ
のためハードウェアの規模が増大するために有効桁のみ
選択出来るようにした。
のためハードウェアの規模が増大するために有効桁のみ
選択出来るようにした。
すなわち、演算器の有効桁を計算機により指定可能にし
、もしオーバーフローが、演算中に発生したときは、計
算機に割り込みおよびステータスを返し、計算機のプロ
グラムによりリトライ等の処理ができるような構成とし
た。
、もしオーバーフローが、演算中に発生したときは、計
算機に割り込みおよびステータスを返し、計算機のプロ
グラムによりリトライ等の処理ができるような構成とし
た。
ダイナミックレンジの高い、また異常に明るいデータが
、入力されたときもこれをクリップして、誤検出を防止
している。
、入力されたときもこれをクリップして、誤検出を防止
している。
感度補正のための演算は1乗算、除算が、必要でありこ
のためハードウェアの規模が増大するために有効桁を絞
ってこれを必要最小限にとどめることができるようにし
た。
のためハードウェアの規模が増大するために有効桁を絞
ってこれを必要最小限にとどめることができるようにし
た。
第1図は、本発明の全体システムを示すものである。撮
像器、1で検出したビデオ信号、2をA/D変換器、2
により、ディジタル信号、4に量子化し、これをマルチ
プレクサ、5によりフレームメモリa、6にはいる信号
、7フレームメモリb、8にはいる信号、9ならびにそ
のままシェーディング補正回路、10へはいる信号、1
1のいずれかに選択できるようになっている。マルチプ
レクサ、5の切り替えは、計算機、12からの指令、1
3により行われる。フレームメモリa、6゜フレームメ
モリb、8は、それぞれシェーディング補正回路、10
に読みだす信号、13,14、並びに計算機、12に読
み書きする信号15゜16を持つ。シェーディング補正
回路、10は。
像器、1で検出したビデオ信号、2をA/D変換器、2
により、ディジタル信号、4に量子化し、これをマルチ
プレクサ、5によりフレームメモリa、6にはいる信号
、7フレームメモリb、8にはいる信号、9ならびにそ
のままシェーディング補正回路、10へはいる信号、1
1のいずれかに選択できるようになっている。マルチプ
レクサ、5の切り替えは、計算機、12からの指令、1
3により行われる。フレームメモリa、6゜フレームメ
モリb、8は、それぞれシェーディング補正回路、10
に読みだす信号、13,14、並びに計算機、12に読
み書きする信号15゜16を持つ。シェーディング補正
回路、10は。
フレームメモリa、6.フレームメモリb、8に記憶し
ている感度補正係数を撮像器、1が撮像して得られるビ
デオ信号に同期して読みだし、画素ごとに実時間で、感
度補正演算し、画像処理装置。
ている感度補正係数を撮像器、1が撮像して得られるビ
デオ信号に同期して読みだし、画素ごとに実時間で、感
度補正演算し、画像処理装置。
17に感度補正されたビデオ信号、18を送出する。シ
ェーディング補正回路、10は演算結果にオーバフロー
が生じた時、割り込み信号、19とステータス信号、2
0により、それを計算機、12に知らせる。画像処理装
置、17によって、処理された結果のデータ、21を計
算機、12に読み込んで処理するシステム構成となって
いる。
ェーディング補正回路、10は演算結果にオーバフロー
が生じた時、割り込み信号、19とステータス信号、2
0により、それを計算機、12に知らせる。画像処理装
置、17によって、処理された結果のデータ、21を計
算機、12に読み込んで処理するシステム構成となって
いる。
第2図は、本発明の主要部であるシェーディング補正回
路、10の具体例を示したものである。
路、10の具体例を示したものである。
シェーディング補正は。
Ci’ =Ai XCi+B i (1)こ
こでAi、Biはi番目の画素の補正係数Ci はi
番目の画素の補正前の画素Ci ’はi番目の画素の補
正後の画素をそれぞれ表す。
こでAi、Biはi番目の画素の補正係数Ci はi
番目の画素の補正前の画素Ci ’はi番目の画素の補
正後の画素をそれぞれ表す。
Ai、Biを求めるには、まず均一な面を明るい照度で
検出してこれを明出力、Liとする。次に同一面を暗い
照度で検出して、これを噴出力、Diとする。基準にす
る明、暗レベルをLs、Dsとすると1次式により補正
係数、Aj、Btが求められる。
検出してこれを明出力、Liとする。次に同一面を暗い
照度で検出して、これを噴出力、Diとする。基準にす
る明、暗レベルをLs、Dsとすると1次式により補正
係数、Aj、Btが求められる。
Bi=Ls−AiXLi (3)第1
図のフレームメモリa、7に明信号Liを取り込み、次
に暗信号Diをフレームメモリb。
図のフレームメモリa、7に明信号Liを取り込み、次
に暗信号Diをフレームメモリb。
8に取り込んでこれを計算機、12を用いて。
(2)及び(3)で与えられる式により補正係数。
Ai、Biを、オフラインで計算し、フレームメモリa
、7.b、8にそれぞれ書き込んでおく。
、7.b、8にそれぞれ書き込んでおく。
第2図は1以上の演算を行う回路の具体例で、フレーム
メモリa、7.b、8より画像信号Ci。
メモリa、7.b、8より画像信号Ci。
11に同期して読みだされる補正係数Ai、Biを用い
て、(1)式で表される演算を行う。レジスター、21
.22.23は、画素ごとの読みだしタイミングが、微
妙に異なるのでこれを同期化するためにもうけている。
て、(1)式で表される演算を行う。レジスター、21
.22.23は、画素ごとの読みだしタイミングが、微
妙に異なるのでこれを同期化するためにもうけている。
掛は算器、24は、A1XC1の演算をおこなう。Ai
、Ciがそれぞれ8ビツトのデータの場合掛は算器、2
4の結果25は、16ビツトとなる。レジスター26゜
27.28は、先と同様にタイミングの同期化のために
設けている。レジスター26の出力29とレジスター2
6の出力30とが加算器、31により加算され(1)式
の結果の出力、Ci’ 、32となる。Biは、8ビツ
トであるとすると、(1)式の結果の出力、Ci’
32は、33ビツト必要となる。ところで、元のビデオ
信号、C1は、8ビツトであるので、有効数字は、8ビ
ツトと考えられる。従ってセレクター33により、必要
な桁のみ計算機12の指令、34により選択すればその
後の処理は1選択した桁の分解能で行うことにより処理
規模を格段に小さくできる。例えば信号、32の上位8
ビツトをとった信号、35を用いることができる。加算
器、31の結果がオーバフローしたときは、信号35は
、誤ったものとなっている。これを検出するために、加
算器、31のオーバフロービットを計算機、12の割り
込み信号。
、Ciがそれぞれ8ビツトのデータの場合掛は算器、2
4の結果25は、16ビツトとなる。レジスター26゜
27.28は、先と同様にタイミングの同期化のために
設けている。レジスター26の出力29とレジスター2
6の出力30とが加算器、31により加算され(1)式
の結果の出力、Ci’ 、32となる。Biは、8ビツ
トであるとすると、(1)式の結果の出力、Ci’
32は、33ビツト必要となる。ところで、元のビデオ
信号、C1は、8ビツトであるので、有効数字は、8ビ
ツトと考えられる。従ってセレクター33により、必要
な桁のみ計算機12の指令、34により選択すればその
後の処理は1選択した桁の分解能で行うことにより処理
規模を格段に小さくできる。例えば信号、32の上位8
ビツトをとった信号、35を用いることができる。加算
器、31の結果がオーバフローしたときは、信号35は
、誤ったものとなっている。これを検出するために、加
算器、31のオーバフロービットを計算機、12の割り
込み信号。
19とし、これをレジスター、36によりラッチした信
号、20をステータスとして判別することにより検出の
誤りを検知できる。
号、20をステータスとして判別することにより検出の
誤りを検知できる。
本発明により高S/Nで入力画像に異常に明るいデータ
が、入力されたときもこれをクリップして、誤検出を防
止するようにしてダイナミックレンジの高い、正常な感
度補正ができる。
が、入力されたときもこれをクリップして、誤検出を防
止するようにしてダイナミックレンジの高い、正常な感
度補正ができる。
感度補正のための演算は、乗算、除算が、必要でありこ
のためハードウェアの規模が増大するために有効桁を絞
ってこれを必要最小限にとどめることができる。
のためハードウェアの規模が増大するために有効桁を絞
ってこれを必要最小限にとどめることができる。
第1図は、本発明の一実施例の全体システムを示す構成
図、第2図は、本発明の主要部であるシェーディング補
正回路図である。 1・・・撮像器、3・・・A/D変換器、5・・・マル
チプレクサ、6・・・フレームメモリ、8・・フレーム
メモリ、10・・・シェーディング補正回路、12・・
電子計算機、24・・・掛算機、31・・・加算機、3
3・・・セレクタ。
図、第2図は、本発明の主要部であるシェーディング補
正回路図である。 1・・・撮像器、3・・・A/D変換器、5・・・マル
チプレクサ、6・・・フレームメモリ、8・・フレーム
メモリ、10・・・シェーディング補正回路、12・・
電子計算機、24・・・掛算機、31・・・加算機、3
3・・・セレクタ。
Claims (1)
- 1、TVカメラ、CCD等の撮像器において、明るい均
一な面を撮像して得られるビデオ信号を記憶するメモリ
ーと、暗い均一な面を撮像して得られるビデオ信号を記
憶するメモリーを備え、撮像時の走査ビデオ信号に同期
して、実時間でこれら明暗信号を読みだし、画素ごとに
、これらのデータ間で演算を行い、その結果のデータの
有効桁の指定を可能にしたシェーディング補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238705A JPH0287783A (ja) | 1988-09-26 | 1988-09-26 | シェーデイング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63238705A JPH0287783A (ja) | 1988-09-26 | 1988-09-26 | シェーデイング補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287783A true JPH0287783A (ja) | 1990-03-28 |
Family
ID=17034059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63238705A Pending JPH0287783A (ja) | 1988-09-26 | 1988-09-26 | シェーデイング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287783A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04330872A (ja) * | 1991-02-25 | 1992-11-18 | Matsushita Electric Ind Co Ltd | 白色シェーディング補正装置および補正方法 |
| US5471203A (en) * | 1991-11-14 | 1995-11-28 | Fujitsu Limited | Admission managing system |
-
1988
- 1988-09-26 JP JP63238705A patent/JPH0287783A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04330872A (ja) * | 1991-02-25 | 1992-11-18 | Matsushita Electric Ind Co Ltd | 白色シェーディング補正装置および補正方法 |
| US5471203A (en) * | 1991-11-14 | 1995-11-28 | Fujitsu Limited | Admission managing system |
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