JPH0289341A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0289341A JPH0289341A JP24136288A JP24136288A JPH0289341A JP H0289341 A JPH0289341 A JP H0289341A JP 24136288 A JP24136288 A JP 24136288A JP 24136288 A JP24136288 A JP 24136288A JP H0289341 A JPH0289341 A JP H0289341A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- elements
- electrical characteristics
- mask layout
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電算機を用いて設計を行なう半導体集積回路
に関するものである。
に関するものである。
従来の技術
近年、半導体集積回路は大規模化の一途をたどり、電算
機による自動設計の要求が高まっている。
機による自動設計の要求が高まっている。
以下に従来のマスクレイアウト自動設計について説明す
る。
る。
従来のやり方では、素子同士の接続情報は電算機によっ
て回路図から自動的に抽出されるが、電算機を使ってこ
れらの素子をマスクレイアウト上に配置する過程では、
言語によってこれらの素子の配置条件を記述し、位置を
計算して配置していた。
て回路図から自動的に抽出されるが、電算機を使ってこ
れらの素子をマスクレイアウト上に配置する過程では、
言語によってこれらの素子の配置条件を記述し、位置を
計算して配置していた。
発明が解決しようとする課題
しかしながら、上記の従来の構成では各素子のマスクレ
イアウト上の最適配置を得るために、多くの情報を記述
して与える必要があり、特にアナログ回路においては素
子の位置関係が回路の電気的特性に影響を与えることが
多（、言語では記述しきれず素子の最適配置を得ること
ができないという欠点を有していた。
イアウト上の最適配置を得るために、多くの情報を記述
して与える必要があり、特にアナログ回路においては素
子の位置関係が回路の電気的特性に影響を与えることが
多（、言語では記述しきれず素子の最適配置を得ること
ができないという欠点を有していた。
本発明は、上記の従来の問題点を解決するもので、電算
機によるマスクレイアウト自動設計において、マスクレ
イアウト上の素子の最適配置構成を提供することを目的
とする。
機によるマスクレイアウト自動設計において、マスクレ
イアウト上の素子の最適配置構成を提供することを目的
とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置回路は、
回路図上の素子同士の相対的な位置関係を保った状態で
素子がマスクレイアウト上に配置された構成を有してい
る。
回路図上の素子同士の相対的な位置関係を保った状態で
素子がマスクレイアウト上に配置された構成を有してい
る。
作用
この構成によって、回路図中の素子同士の位置関係でマ
スクレイアウト上の素子の配置が決まり、回路の電気的
特性を十分に発揮できるような、素子の最適配置を実現
することができる。
スクレイアウト上の素子の配置が決まり、回路の電気的
特性を十分に発揮できるような、素子の最適配置を実現
することができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は、本発明の構成におけるバイポーラトランジス
タ差動増幅回路のマスクレイアウト図であり、第２図は
その回路図である。
タ差動増幅回路のマスクレイアウト図であり、第２図は
その回路図である。
第１図において、１．２はＰＮＰ トランジスタ素子、
３．４．５はＮＰＮトランジスタ素子、６．７．８は拡
散抵抗、９はメタル配線であり、第２図において、１０
．１１はＰＮＰトランジスタ、１２．１３．１４はＮＰ
Ｎ）ランジスタ、１５゜１６．１７は抵抗である。
３．４．５はＮＰＮトランジスタ素子、６．７．８は拡
散抵抗、９はメタル配線であり、第２図において、１０
．１１はＰＮＰトランジスタ、１２．１３．１４はＮＰ
Ｎ）ランジスタ、１５゜１６．１７は抵抗である。
以上のように構成された半導体集積回路について、以下
その動作を説明する。
その動作を説明する。
第１図のＰＮＰトランジスタ素子１．２は、第２図の回
路図中のＰＮＰトランジスタ１０．１１に対応するよう
に隣接して配置され、カレントミラー回路としての電気
的特性を満足する。同様に、ＮＰＮ トランジスタ素子
３，４も同回路図のＮＰＮ ）ランジスタ１２．１３に
対応するように、隣接して配置され、差動増幅回路とし
ての電気的特性を満足する。第１図の拡散抵抗６，７は
第２図の抵抗１５．１６のように、はなして配置され、
入力出力の相互干渉を排除している。
路図中のＰＮＰトランジスタ１０．１１に対応するよう
に隣接して配置され、カレントミラー回路としての電気
的特性を満足する。同様に、ＮＰＮ トランジスタ素子
３，４も同回路図のＮＰＮ ）ランジスタ１２．１３に
対応するように、隣接して配置され、差動増幅回路とし
ての電気的特性を満足する。第１図の拡散抵抗６，７は
第２図の抵抗１５．１６のように、はなして配置され、
入力出力の相互干渉を排除している。
また、これらの構成は、バイポーラ回路のみならずＭＯ
８回路としても同様の効果が得られることは言うまでも
ない。
８回路としても同様の効果が得られることは言うまでも
ない。
発明の効果
以上のように本発明によれば、回路図中の素子同士の相
対的な位置関係を保った状態で、素子がマスクレイアウ
ト上に配置された構成により、回路の電気的特性を十分
に発揮できる優れたマスクレイアウトを電算機によって
実現できるものである。
対的な位置関係を保った状態で、素子がマスクレイアウ
ト上に配置された構成により、回路の電気的特性を十分
に発揮できる優れたマスクレイアウトを電算機によって
実現できるものである。
第１図は本発明の一実施例のパターン図、第２図は標準
的回路図である。 １．２・・・・・・ＰＮＰトランジスタ素子、３，４゜
５・・・・・・ＮＰＮトランジ・スタ素子、６，７．８
・・・・・・拡散抵抗、９・・・・・・メタル配線、１
０．１１・・・・・・ＰＮＰトランジスタ、１２．１３
．１４・・・・・・ＮＰＮトランジスタ、１５．１６．
１７・・・・・・抵抗。
的回路図である。 １．２・・・・・・ＰＮＰトランジスタ素子、３，４゜
５・・・・・・ＮＰＮトランジ・スタ素子、６，７．８
・・・・・・拡散抵抗、９・・・・・・メタル配線、１
０．１１・・・・・・ＰＮＰトランジスタ、１２．１３
．１４・・・・・・ＮＰＮトランジスタ、１５．１６．
１７・・・・・・抵抗。
Claims (1)
- 半導体集積回路の回路図上の素子同士の相対的な位置関
係を保った状態で、実際の半導体素子であるトランジス
タ、抵抗、容量をマスクレイアウト上に配置し、これら
素子を配線で接続することによって構成したことを特徴
とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24136288A JPH0289341A (ja) | 1988-09-27 | 1988-09-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24136288A JPH0289341A (ja) | 1988-09-27 | 1988-09-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0289341A true JPH0289341A (ja) | 1990-03-29 |
Family
ID=17073162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24136288A Pending JPH0289341A (ja) | 1988-09-27 | 1988-09-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0289341A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074572A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 集積回路装置 |
| JPS6214456A (ja) * | 1985-07-11 | 1987-01-23 | Nec Corp | 半導体集積回路装置 |
| JPS6257246A (ja) * | 1985-09-06 | 1987-03-12 | Mitsubishi Electric Corp | 電界効果形半導体素子集積回路 |
-
1988
- 1988-09-27 JP JP24136288A patent/JPH0289341A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6074572A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 集積回路装置 |
| JPS6214456A (ja) * | 1985-07-11 | 1987-01-23 | Nec Corp | 半導体集積回路装置 |
| JPS6257246A (ja) * | 1985-09-06 | 1987-03-12 | Mitsubishi Electric Corp | 電界効果形半導体素子集積回路 |
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